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公开(公告)号：CN115688653A
公开(公告)日：2023-02-03
申请号：CN202310000592.6
申请日：2023-01-03
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/34 , G06F115/08 , G06F117/08
摘要： 本发明涉及软硬件协同仿真技术领域，尤其涉及一种基于软硬件协同仿真的软件自动化生成事务器的流程方法，步骤如下：在编译软件中创建工程；配置待测设计和事务器的环境；通过编译软件生成transactor.edf；分析待测设计，生成待测设计层次文件；在网表分析软件中综合待测设计，生成dut.edf；基于步骤三至五获得的文件，利用脚本和网表分析软件，生成带scemi信息的接口文件；利用网表分析软件生成dut_with_scemi.edf，并将其与transactor.edf合并，生成dut_merged_xactors.edf；完成事务器插入流程框架。本发明能够提高设计的保密性并生成所有事务器的流程框架。
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公开(公告)号：CN115686985A
公开(公告)日：2023-02-03
申请号：CN202211720046.1
申请日：2022-12-30
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F11/26
摘要： 本发明涉及FPGA调试、原型验证技术领域，尤其涉及一种基于查找表结构的触发条件实现方法，包括至少一个查找表结构；每个查找表结构包括若干查找表和若干断点基本单元，若干查找表形成N级的级联收敛结构，第１级查找表的输出端输出触发条件，第N级查找表的输入端接收若干断点基本单元的输出信号，每个查找表的运算逻辑为其所有输入端的相与运算。本发明支持任意个独立的触发条件，触发信号可重复用于每个触发条件，组成每个触发条件的触发信号都可单独进行比较值设置，独立的触发条件还可用于组合成最终触发条件，触发条件设置十分灵活，支持复杂的触发条件，能方便、快速的定位到信号观测点，大大减少原型验证调试阶段所需时间。
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公开(公告)号：CN116011363A
公开(公告)日：2023-04-25
申请号：CN202211592821.X
申请日：2022-12-13
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F30/327 , G06F117/08 , G06F115/08 , G06F115/02
摘要： 一种基于Co‑sim的Transactor集成方法，包括以下步骤，步骤S1：对Transactor进行集成配置生成实例化脚本；步骤S2：运行所述实例化脚本生成Transactor的目标数据库；步骤S3：对所述目标数据库进行逻辑综合，生成全端口DUT网表文件；同时RTL分析软件对步骤S2的Transactor处理，根据实例化Transactor名称解析出DUT路径信息，步骤S4：对Transactor源代码进行逻辑综合处理生成Transactor网表文件；根据DUT路径信息，将所述Transactor网表文件插入至所述全端口DUT网表文件。本发明具有以下优点：支持GUI的实例化和脚本实例化IP，更方便插入使用Transactor。除此之外，可在DUT任一层次插入Transactor。在使用Transactor时大大提升效率以及复用性。把Transactor集成到了软件中，只需要改变Transactor的配置参数，可以频繁的复用Transactor。
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公开(公告)号：CN115933810A
公开(公告)日：2023-04-07
申请号：CN202211592799.9
申请日：2022-12-13
申请人： 无锡亚科鸿禹电子有限公司
IPC分类号： G06F1/06
摘要： 本发明涉及时钟信号产生技术领域,公开了一种可动态配置的时钟信号产生装置，包括时钟信号产生单元、地址设置单元、仲裁单元和启动单元，时钟信号产生单元包括N个子单元；地址设置单元用于设置子单元的地址；仲裁单元用于将地址相同的子单元作为一组时钟模块；启动单元用于向子单元输入时钟启动信号，时钟模块中的子单元接收到时钟启动信号后，时钟模块的每个子单元同时输出时钟信号；在实际使用时，由于地址相同的子单元会被归纳到同一组时钟模块中，因此只需让时钟模块中的一个子单元输出时钟信号便能让时钟模块中的所有子单元输出时钟信号，从而方便子单元的启动。
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公开(公告)号：CN105119715B
公开(公告)日：2018-04-03
申请号：CN201510388804.8
申请日：2015-07-03
申请人： 合肥工业大学 , 合肥海本蓝科技有限公司
IPC分类号： H04L9/06
摘要： 本发明公开了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括：发送端数字电路、接收端数字电路和时钟生成模块；发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑。本发明通过稳定有效的重加密算法，实现对FPGA虚拟IO片间互连数据传输过程中的加解密。
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公开(公告)号：CN105119715A
公开(公告)日：2015-12-02
申请号：CN201510388804.8
申请日：2015-07-03
申请人： 合肥工业大学 , 合肥海本蓝科技有限公司
IPC分类号： H04L9/06
摘要： 本发明公开了一种基于重加密算法的FPGA虚拟IO片间互连数字电路，其特征是包括：发送端数字电路、接收端数字电路和时钟生成模块；发送端数字电路包括明文数据生成逻辑、第一异步FIFO、头同步LFSR加密模块、第二异步FIFO、AES加密模块、并串转换模块、串行器和OBUFDS模块；接收端数字电路包括解串器、IBUFGDS模块、串并转换模块、第三异步FIFO写控制逻辑、第三异步FIFO、AES解密模块、第四异步FIFO、头同步LFSR解密模块和明文数据接收逻辑。本发明通过稳定有效的重加密算法，实现对FPGA虚拟IO片间互连数据传输过程中的加解密。
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