-
公开(公告)号：CN108763743B
公开(公告)日：2022-08-05
申请号：CN201810521095.X
申请日：2018-05-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F30/398
Abstract: 本发明提供了一种验证平台、方法及电子设备，涉及芯片验证技术领域，包括：采样模块、参考模型、对比模块和多个外部接口驱动模块；每个外部接口驱动模块向待测设计DUT中与外部接口驱动模块连接的外部接口发送测试激励，使外部接口将测试激励发送给与外部接口对应的内部接口，进而使DUT根据测试激励生成第一输出结果；采样模块将从DUT的内部接口接收的测试激励发送给参考模型；以及将从内部接口接收的第一输出结果发送给对比模块；参考模型将根据测试激励生成的第二输出结果发送给对比模块；对比模块判断第一输出结果与第二输出结果是否一致。本发明的一种验证平台，无需对应每个外部接口配置监视器和记分板，大大节省工作量，提高验证效率。
-
公开(公告)号：CN108647422B
公开(公告)日：2022-05-10
申请号：CN201810418238.4
申请日：2018-05-03
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 丁旭 , 沈剑良 , 杨堃 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 杜延康 , 张丽 , 李宏 , 汪欣 , 赵博 , 张文建 , 李沛杰 , 汤先拓 , 徐庆阳 , 刘冬培 , 黄雅静
Abstract: 本发明提供了端口时延约束方法及装置，涉及电路设计技术领域，其中，该端口时延约束方法中端口具体包括：级联的第一模块和第二模块，其中，第一模块的第一发送端到第二模块的第二接收端之间为时延路径，该方法实施时包括：首先，获取信号在时延路径上传输的路径时延，即端口的真实时延，其次，将路径时延与时延路径上的参考时钟周期T比较，得到松弛程度值，之后，根据松弛程度值设置第一发送端发送信号的第一时延和第二接收端接收信号的第二时延，这样，在对端口进行时序预算时，通过上述真实时延与参考时钟周期T的比对结果来对其进行时延约束，从而避免了端口的时延约束过松或过紧的现象出现。
-
公开(公告)号：CN111159967A
公开(公告)日：2020-05-15
申请号：CN201911380463.4
申请日：2019-12-27
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: G06F30/392
Abstract: 本发明提供了一种基于网页排名算法的FPGA电路布局与资源分配方法，包括如下步骤：1)构建FPGA电路中基本单元影响因子稀疏矩阵M：2)通过迭代优化，获得关键值向量：3)根据关键值向量，对基本单元进行划分，进行布局约束文件的编写。相对于现有技术，本发明具有以下优势：本发明对大规模FPGA进行细粒度电路资源分配，优化整个系统布局，可以有效减少布线资源的浪费；本发明合理布局高扇出关键路径上的重要电路单元，减少由于布线与资源分配不合理导致的电路延时增加，提高系统的时序性能；利用网页搜素算法进行电路分析建模，提高FPGA电路设计开发速度，减少由于电路实现难度造成的开发周期迭代。
-
公开(公告)号：CN109726162A
公开(公告)日：2019-05-07
申请号：CN201910151248.0
申请日：2019-02-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种自适应并行时钟序列检测装置及方法，装置包括时钟序列，并行连接第一选通器和第二选通器，第一选通器连接PCIe时钟序列检测单元，第二选通器连接RapidIO时钟序列检测单元，PCIe时钟序列检测单元一方面连接第三选通器，另一方面连接第一逻辑电路，第一逻辑电路一方面通过第二反相器连接RapidIO时钟序列检测单元，另一方面连接第二选通器；RapidIO时钟序列检测单元一方面连接第三选通器，另一方面连接第二逻辑电路，第二逻辑电路一方面通过第一反相器连接PCIe时钟序列检测单元，另一方面连接第一选通器。本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
-
公开(公告)号：CN109117518A
公开(公告)日：2019-01-01
申请号：CN201810807007.2
申请日：2018-07-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F17/50
Abstract: 本发明属于IC设计验证技术领域，特别是涉及一种寄存器读写访问验证系统及方法，通过寄存器模型构建模块构建DUT内部寄存器对应的寄存器模型；通过位域属性解析模块获取寄存器的各位域的读写属性，以及不同读写属性的位域的mask值；通过测试向量构建模块构建寄存器的测试向量和读写访问方式；通过UVM通用验证组件将测试向量驱动至DUT的寄存器配置总线的接口，并获取寄存器的读写值发送至自动读写对比模块；通过自动读写对比模块验证寄存器的读写值是否正确。该方式可以实现不同位域读写属性的寄存器快速读写访问验证，极大地降低了验证人员迭代回归的工作量，提高了验证的完备性和验证收敛的效率，并具有良好的可重用性和可扩展性。
-
Patent Agency Ranking
公开(公告)号：CN108647422A
公开(公告)日：2018-10-12
申请号：CN201810418238.4
申请日：2018-05-03
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 丁旭 , 沈剑良 , 杨堃 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 杜延康 , 张丽 , 李宏 , 汪欣 , 赵博 , 张文建 , 李沛杰 , 汤先拓 , 徐庆阳 , 刘冬培 , 黄雅静
IPC: G06F17/50
Abstract: 本发明提供了端口时延约束方法及装置，涉及电路设计技术领域，其中，该端口时延约束方法中端口具体包括：级联的第一模块和第二模块，其中，第一模块的第一发送端到第二模块的第二接收端之间为时延路径，该方法实施时包括：首先，获取信号在时延路径上传输的路径时延，即端口的真实时延，其次，将路径时延与时延路径上的参考时钟周期T比较，得到松弛程度值，之后，根据松弛程度值设置第一发送端发送信号的第一时延和第二接收端接收信号的第二时延，这样，在对端口进行时序预算时，通过上述真实时延与参考时钟周期T的比对结果来对其进行时延约束，从而避免了端口的时延约束过松或过紧的现象出现。
-
公开(公告)号：CN108183840A
公开(公告)日：2018-06-19
申请号：CN201711466907.7
申请日：2017-12-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 钟丹 , 徐庆阳 , 刘冬培 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 沈剑良 , 张丽 , 丁青子 , 黑建平 , 杨晓龙 , 田晓旭 , 杨堃 , 汪欣 , 丁旭 , 汤先拓
IPC: H04L12/26 , H04L12/935 , H04L12/819
Abstract: 本发明提供了一种交换机性能的验证方法、装置和实现装置；其中，该方法包括：根据设定的配置参数产生数据流；该配置参数包括端口参数和流参数；数据流中包含多个报文描述符；根据当前令牌桶中的令牌数和突发报文的个数，输出数据流；根据数据流中的报文描述符，生成相应的报文；将报文输入至交换机中，根据交换机的输出结果对交换机进行性能验证。本发明可以产生输出满足流量要求、突发数据量等要求的数据流和报文，实现了输入激励的精确控制，且测试向量覆盖面大，可以对交换机的功能和性能进行精确、全面的验证，提高了验证效率。
-
公开(公告)号：CN108052769A
公开(公告)日：2018-05-18
申请号：CN201711457282.8
申请日：2017-12-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 钟丹 , 徐庆阳 , 刘冬培 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 沈剑良 , 张丽 , 丁青子 , 黑建平 , 杨晓龙 , 田晓旭 , 杨堃 , 汪欣 , 丁旭 , 汤先拓
IPC: G06F17/50
Abstract: 本发明提供了一种网表仿真验证方法和装置，属于集成电路设计技术领域。本发明提供的网表仿真验证方法和装置，根据待测试的子模块的验证环境，例化全系统网表，然后可以采用已有的测试用例，在全系统网表中对待测试的子模块进行仿真验证。从而实现了前仿真和后仿真的无缝对接，加快了网表仿真验证的速度。子模块验证人员无需重新熟悉全系统测试环境和全系统功能RTL，即可以对仿真问题展开定位，避免把时间浪费在测试环境和无关测试功能的RTL代码上，提高了工作效率，节省了人力成本。
-
公开(公告)号：CN107347066A
公开(公告)日：2017-11-14
申请号：CN201710543536.1
申请日：2017-07-05
Applicant: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
Abstract: 本发明公开了一种功能等价体异构度最大化调度方法及装置，所述方法首先确定系统内可用功能等价体集合，为响应外部服务请求，在上述功能等价体集合中，根据调度参数确定需要调度的异构功能等价体数量n，在接收到调度请求后，输入代理器在上述功能等价体集合中随机选择一个功能等价体作为初始异构功能等价体，由所述功能等价体集合中初始异构功能等价体和其它任意n-1个功能等价体构成包含n个功能等价体的子集，计算上述每个功能等价体子集的异构度，对所有功能等价体子集的异构度进行排序，选择异构度最大的功能等价体子集，并按照该子集中的异构功能等价体进行调度。该方法能够避免同时调度异构性较差的功能等价体，为系统安全提供保障。
-
公开(公告)号：CN108897724B
公开(公告)日：2022-11-15
申请号：CN201810722197.8
申请日：2018-07-03
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 钟丹 , 徐庆阳 , 刘冬培 , 刘勤让 , 沈剑良 , 朱珂 , 宋克 , 吕平 , 张丽 , 丁青子 , 黑建平 , 汤先拓 , 杨晓龙 , 田晓旭 , 杨堃 , 汪欣 , 丁旭
IPC: G06F40/154 , G06F8/33 , G06F30/3323
Abstract: 本发明公开了一种功能完成进度确定方法及装置，涉及芯片功能验证领域，包括：获取预先生成的XML文件，XML文件包括：与每个待测试功能对应的覆盖组所覆盖的变量及变量范围；利用自定义脚本，将多个覆盖组所覆盖的变量及变量范围转换为功能覆盖率代码；将功能覆盖率代码实例化；当接收到验证平台的启动指令时，在实例化的功能覆盖率代码中调用各覆盖组，以使每个覆盖组获取与自身对应的待测试功能的进度信息；启动存储于预设路径中的验证自动化脚本，将多个测试功能的多个进度信息进行验证计划反标，得到进度报告。本发明的一种功能完成进度确定方法及装置，自动生成功能覆盖代码，无需验证人员手动编写，节省工作时间，提高功能验证效率。
-
-
-
-
-
-
-
-
-
Search Results
32
records
(took 0.07 seconds)
