串化/解串器及高速接口协议交换芯片

    公开(公告)号:CN109947681B

    公开(公告)日:2020-12-01

    申请号:CN201910212722.6

    申请日:2019-03-20

    IPC分类号: G06F13/38

    摘要: 本发明提供了一种串化/解串器及高速接口协议交换芯片;串化/解串器包括配置管理电路及设定数量的串化/解串电路;串化/解串电路包括接收器、发送器及时钟管理电路;配置管理电路接收软件定义控制电路发送的配置指令;根据配置指令,对各个串化/解串电路进行设置;时钟管理电路向接收器及发送器输出配置指令对应的时钟信号;接收器根据配置指令对应的高速接口协议将外部物理链路发送的串行数据转化为并行数据后,将并行数据发送至物理编码电路;发送器根据配置指令对应的高速接口协议将物理编码电路发送的并行数据转化为串行数据后,将串行数据发送至外部物理链路。本发明提高了串化/解串器对多种高速接口协议的适用性,提高效率。

    运算系统及芯片
    15.
    发明授权

    公开(公告)号:CN108647007B

    公开(公告)日:2020-10-16

    申请号:CN201810400084.6

    申请日:2018-04-28

    IPC分类号: G06F7/57

    摘要: 本发明提供了一种运算系统及芯片,该系统包括读写控制模块、算式规则控制器、排序器、算式生成器和调度算粒模块:算式规则控制器从预先加载的配置信息中获取运算数据的存储地址和运算符号;算式生成器根据存储地址,从读写控制模块中读取运算数据;调度算粒模块调取运算符号对应的运算器,对运算数据进行运算,将运算结果保存至读写控制模块;排序器对运算结果的存储地址进行排序和计数,得到计数结果;算式规则控制器根据计数结果确定下一个运算数据的存储地址。本发明通过配置信息可以在系统架构不变的情况下实时重构算法功能,提高了运算系统的灵活性和资源复用率;通过算粒调度的方式实现运算指令的并行执行,提高了系统的计算能力。