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公开(公告)号：CN116388759A
公开(公告)日：2023-07-04
申请号：CN202310325607.6
申请日：2023-03-27
申请人： 浙江大学
IPC分类号： H03M1/10
摘要： 本发明公开了一种数字信号杂散检测和校正电路及方法。电路包含频域分析模块、杂散检测模块、杂散信号生成模块、相位控制模块、杂散校正模块、输出截位模块。外部采集系统输入的数字信号与频域分析模块输入端和杂散校正模块输入端连接，频域分析模块的输出端与杂散检测模块的输入端连接，杂散检测模块的输出端与外部和杂散信号生成模块的输入端连接，杂散信号生成模块的输出端与相位控制模块输入端连接，相位控制模块的输出端与杂散校正模块输入端连接，杂散校正模块的输出端与输出截位模块输入端连接，输出截位模块输出端与外部连接。本发明利用FPGA实现了对数字信号中固有杂散的检测和校正，能够提高采集系统的动态性能指标SFDR，即无杂散动态范围。
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公开(公告)号：CN118944811A
公开(公告)日：2024-11-12
申请号：CN202411090410.X
申请日：2024-08-09
申请人： 浙江大学
摘要： 本发明公开了一种IB网络传输速率自适应系统和方法，包含：链路训练模块，建立并维护链路；数据发送模块，根据链路训练模块发出的训练数据发送信号；数据接收模块，从高速接口接收并解码对端发送的有序集，求取两端设备均支持的最大速率；速率调整模块，根据链路训练模块发出的链路速率调整信号，获取相应的时钟及DRP编号，向高速接口输出对应的时钟及DRP配置；链路测试模块，用于高速接口切换到两端均支持的最大速率后，发送伪随机码并统计接收伪随机码的误码率，链路测试模块还将误码测试结果上报链路训练模块。本发明的IB网络传输速率自适应系统和方法，采用支持速率编码有序集及链路质量测试方案，避免了与对端设备的同步不匹配问题。
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公开(公告)号：CN118944810A
公开(公告)日：2024-11-12
申请号：CN202410989585.8
申请日：2024-07-23
申请人： 浙江大学
IPC分类号： H04L1/00
摘要： 本发明公开了一种定时级轻量FC下行链路处理引擎，包含：数据封装模块，将AXIS格式的控制信息或数据根据FC协议封装为FC帧；发送控制模块，发送FC原语或者FC帧；字有效判断与原语检测模块，用于传输字的有效性判断及各种帧定界符、原语信号的检测；接收控制模块，对解码后的数据根据帧定界符推断出FC帧，并对接收到的FC帧进行错误检测；数据解析模块，对对接收FC帧进行解析，提取头部信息，将FC帧还原为AXIS格式数据；数据编解码模块针对不同线速率下的编码要求采用不同的编码方式对收发数据进行编解码。本发明的定时级轻量FC下行链路处理引擎，为单工传输方式，支持非标准线速率，支持两种编码方式，有多种错误检测机制，保证数据的正确接收与传输。
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公开(公告)号：CN118474052A
公开(公告)日：2024-08-09
申请号：CN202410462749.1
申请日：2024-04-17
申请人： 浙江大学
IPC分类号： H04L49/102 , H04L49/103 , H04L69/08
摘要： 本发明公开了一种基于FC‑NVMe的流数据存储和共享系统和方法，包含：若干访问节点，为Linux客户端服务器，包含数据流应用程序、第一HBA驱动程序和第一FC‑HBA卡设备，用于接收和处理外部输入的流数据，通过FC‑NVMe协议向存储节点存储或回读数据；存储节点，为Linux存储服务器，包含第二HBA驱动程序、第二FC‑HBA卡设备和NVMe存储介质，用于接收和处理来自访问节点的FC‑NVMe协议命令请求，进行存储或回读数据；集群文件共享服务，在访问节点和存储节点上部署GFS2集群，允许多个访问节点同时访问和操作存储节点的数据文件。本发明的基于FC‑NVMe的流数据存储和共享系统和方法，将FC‑AE‑ASM协议、FC‑NVMe协议和GFS2集群文件系统相结合，应用于FC存储区域网络，实现高速流数据的实时存储和共享。
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公开(公告)号：CN118158088A
公开(公告)日：2024-06-07
申请号：CN202410340909.5
申请日：2024-03-25
申请人： 浙江大学
IPC分类号： H04L41/0823 , H04L41/0803
摘要： 本发明公开了一种用于RDMA网卡的控制层数据内核旁路系统，包含：内核态软件模块、用户态软件模块和FPGA硬件模块；内核态软件模块用于在资源创建和销毁时与FPGA硬件模块的直接交互，同时还负责用户态软件模块与FPGA硬件模块共享的控制层数据内存区域的注册与注销，以及进行各种地址映射等；用户态软件模块用于通过IB_Verbs接口与应用程序进行交互，并负责RDMA网卡传输过程中控制层数据的读写与处理；FPGA硬件模块用于通过对用户态软件模块的控制层数据的直接读写来完成RDMA网卡的实际传输。本发明的有益之处在于所提供的用于RDMA网卡的控制层数据内核旁路系统，避免RDMA网卡传输过程中内核态与用户态的切换，降低网卡传输的延时，提升应用的网络性能。
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公开(公告)号：CN117908796A
公开(公告)日：2024-04-19
申请号：CN202410093002.3
申请日：2024-01-23
申请人： 浙江大学
IPC分类号： G06F3/06 , H04L69/18 , H04L67/568
摘要： 本发明公开了一种FC多协议数据存储和传输系统，包含：FC多协议驱动模块，设置在Linux主机内核层，支持多种FC协议，负责与硬件设备及内核协议栈交互，对FC数据报文进行封装、解封装、收发和处理，实现数据存储和传输；FC报文收发逻辑模块，设置在基于FPGA的HBA卡中，基于硬件逻辑进行FC数据报文传输，包含协议报文收发、协议报文封装解析、链路流控和拥塞控制；FC多协议驱动模块通过PCIe总线与FC报文收发逻辑模块进行交互以完成硬件控制和数据传输，包括中断响应和寄存器读写。本发明的FC多协议数据存储和传输系统，支持FCP协议、FC‑NVMe协议和IPoFC协议以实现FC协议栈，提高系统对不同数据存储协议和网络通信协议的应用兼容性。
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公开(公告)号：CN117319518A
公开(公告)日：2023-12-29
申请号：CN202311249358.3
申请日：2023-09-25
申请人： 浙江大学
摘要： 本发明公开了一种高性能FC协议处理引擎，包含：原语控制模块，解析接收的FC原语，基于原语序列进行FC链路初始化，基于流控原语进行FC链路流控管理；发送控制模块，根据原语发送使能信号选择发送FC原语，或是读取AXIS总线数据，发送FC帧；接收控制模块，根据帧定界符判断FC帧，完成每个FC帧的错误检测和数据对齐处理，通过AXIS总线输出；传输字编解码模块，对所有发送的FC传输字依次进行64b/66b编码、加扰和256b/257b编码，对接收的FC传输字依次进行256b/257b解码、解扰和64b/66b解码。本发明提供的高性能FC协议处理引擎，具有64b/66b编解码、256b/257b编解码功能，且具有支持未来更高速率FC标准的扩展空间。
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公开(公告)号：CN116382709A
公开(公告)日：2023-07-04
申请号：CN202310343576.7
申请日：2023-03-27
申请人： 浙江大学
摘要： 本发明涉及一种MATLAB代码自动化部署到嵌入式系统的方法，所述嵌入式系统为内嵌ARM处理核的FPGA。在所述的方法中，用户需要按照标准模板以及规则编写一份定义算法链结构的MATLAB代码，通过MATLAB编程来指定数据处理是在ARM处理核上完成，还是由FPGA硬件加速内核完成。本发明通过脚本工具自动化地转换和编译用户提供的MATLAB代码，以实现算法链在该类FPGA嵌入式系统上的部署。本发明解决了MATLAB离线数据分析模式下在面对高吞吐的流数据应用场景时实时性能不足，以及FPGA开发周期长等问题，提出了一种将MATLAB代码自动化地转换、编译和部署到内嵌ARM处理核的FPGA嵌入式系统的方法，使得用户不用再着眼于底层源码的设计和软硬件之间的驱动交互，在工程开发效率上有着明显帮助和提高。
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