公开(公告)号：CN118383726A

公开(公告)日：2024-07-26

申请号：CN202410630225.9

申请日：2024-05-21

申请人： 浙江大学

发明人： 余锋 ,  裴妍 ,  罗威

IPC分类号： A61B5/00 ,  A61B5/369 ,  G06F18/213 ,  G06F18/214 ,  G06F18/22 ,  G06F18/24 ,  G06N3/0464 ,  G06N3/08

摘要： 本发明公开了一种基于原型网络的睡眠分期方法。方法包括：采集睡眠脑电信号数据，对睡眠脑电信号数据进行标注后构建睡眠脑电信号数据集，构建睡眠分期模型，将睡眠脑电信号数据集输入到睡眠分期模型中进行训练，得到训练完成的睡眠分期模型，将待识别的睡眠脑电信号数据输入到训练完成的睡眠分期模型中，通过训练完成的睡眠分期模型处理后输出睡眠分期结果，实现睡眠分期阶段的识别。本发明不仅提取了脑电特征，而且实现了睡眠分期阶段的识别，帮助医生理解大脑活动、认知功能和神经疾病，为神经科学和临床诊断提供关键信息。

公开(公告)号：CN116743859A

公开(公告)日：2023-09-12

申请号：CN202310925364.X

申请日：2023-07-26

申请人： 浙江大学

发明人： 余锋 ,  邢钱舰 ,  王嘉浩

IPC分类号： H04L67/562 ,  H04L67/563 ,  H04L67/06 ,  H04L67/1097

摘要： 本发明公开了一种基于TOE的NFS‑Ganesha服务加速方法和服务器终端架构，其中，基于TOE的NFS‑Ganesha服务加速方法应用于NFS服务端，NFS服务端设有TOE网络模块，基于TOE的NFS‑Ganesha服务加速方法为通过TOE网络模块处理NFS客户端与NFS服务端之间的网络传输。本发明提供的基于TOE的NFS‑Ganesha服务加速方法和服务器终端架构，可以改善NFS服务器在高速传输场景下CPU占用率大幅提升导致其服务性能急剧下降的问题，从而缓解处理器压力，提高服务质量并加速NFS服务响应。

公开(公告)号：CN101794268B

公开(公告)日：2011-11-16

申请号：CN201010125576.2

申请日：2010-03-16

申请人： 中国电子科技集团公司第十四研究所 ,  浙江大学

发明人： 蒋志焱 ,  余锋 ,  张保宁 ,  钟凯 ,  上官珠 ,  唐大乐 ,  徐定良

IPC分类号： G06F13/40

摘要： 本发明涉及一种基于VPX总线、可重构信号处理模块，包括高速板卡、前面板、散热盖板、模块插拔器、定位销、锁紧机构部件；高速板卡包括一块VPX 6U标准板型的高速印制板以及供电电路、MPC7448处理器芯片、MV64460桥接芯片、FPGA芯片、DDR SDRAM和FLASH、高速高密电连接器、光电转换器件、千兆以太网接口；高速板卡有四个处理节点，每个处理节点包括一片MPC7448处理器芯片、一片MV64460桥接芯片、一片DDR SDRAM；MV64460桥接芯片分别通过CPU接口、DDR SDRAM接口、Device接口与MPC7448处理器芯片、存储器DDR SDRAMFPGA相连。

公开(公告)号：CN116932430A

公开(公告)日：2023-10-24

申请号：CN202310924977.1

申请日：2023-07-26

申请人： 浙江大学

发明人： 余锋 ,  邢钱舰

IPC分类号： G06F12/14 ,  G06F12/1009

摘要： 本发明公开了一种用于RDMA网卡的内存访问控制系统，包含：内存访问控制软件模块和内存访问控制逻辑模块；内存访问控制软件模块设置在主机RDMA网卡驱动程序中，用于进行内存区域和内存窗口的注册与注销，及进行虚拟地址空间到物理地址空间的映射；内存访问控制逻辑模块设置在RDMA网卡中，用于判断RDMA请求的访问权限是否合法，在访问权限合法时，进行虚拟地址到物理地址的转换，为RDMA网卡的DMA操作提供信息。本发明的有益之处在于所提供的用于RDMA网卡的内存访问控制系统，将虚拟‑物理地址转换和内存访问权限控制相关的查询逻辑卸载到RDMA网卡硬件，不仅有助于发挥网卡高速传输的性能，提高网卡传输带宽，减少RDMA读、写操作时延，而且减少存储空间占用。

公开(公告)号：CN116866449A

公开(公告)日：2023-10-10

申请号：CN202310832814.0

申请日：2023-07-08

申请人： 浙江大学

发明人： 邢钱舰 ,  余锋 ,  王嘉浩

IPC分类号： H04L69/12 ,  H04L69/163 ,  H04L69/16

摘要： 本发明公开了一种用于提升应用网络性能的TOE加速系统，包含：接口替换模块、TOE网络驱动和TOE网卡设备；接口替换模块用于判断收发数据相关接口是否需要进行TCP卸载，对需要TOE处理的，进入TOE网络驱动进行相应处理，否则按函数原路径进行系统调用进入内核协议栈；TOE网络驱动用于处理由接口替换模块下发的收发命令，维护对应的发送/接收任务队列，并控制TOE网卡设备完成相应操作；TOE网卡设备设置于FPGA中，TOE网卡设备用于处理收发数据报文过程中涉及的协议工作。本发明所提供的用于提升应用网络性能的TOE加速系统，可以在不修改操作系统内核的前提下快速部署，于各种基于TCP套接字实现的应用程序中方便快捷地使用TOE加速网络传输，提升应用的网络性能。

公开(公告)号：CN118138774A

公开(公告)日：2024-06-04

申请号：CN202410260245.1

申请日：2024-03-07

申请人： 浙江大学

发明人： 余锋 ,  陈杰涛 ,  陈乾豪 ,  陈渭杰

IPC分类号： H04N19/42 ,  H04N19/124 ,  H04N19/91 ,  G06T1/20 ,  G06N3/0464 ,  G06N3/048 ,  G06N3/08 ,  G06V10/80 ,  G16H30/20 ,  G06Q10/04

摘要： 本发明公开了一种基于FPGA的可学习三维医学图像压缩方法，包含：对原始的三维医学图像数据进行预处理；将预处理后的图像输入到基于深度学习的神经网络模型中，使用图像处理器GPU进行训练；将训练得到的神经网络模型进行量化处理后部署到FPGA平台上；在FPGA平台上部署算术编码模块，算术编码模块与神经网络模型相结合对输入的三维医学图像进行压缩。本发明的基于FPGA的可学习三维医学图像压缩方法，将可学习压缩算法及算术编码器实现FPGA系统平台的部署，减小功耗，降低算法延时。

公开(公告)号：CN118101595A

公开(公告)日：2024-05-28

申请号：CN202410191642.8

申请日：2024-02-21

申请人： 浙江大学

发明人： 余锋 ,  邢钱舰 ,  罗吉锋

IPC分类号： H04L49/10 ,  H04L49/109 ,  H04L49/90 ,  H04L49/118

摘要： 本发明公开了一种适用于Multi‑die封装芯片的统一交换架构，包含：接收调度模块、数据缓存模块、数据仲裁模块、交换模块和发送调度模块；接收调度模块解析接收到的网络报文的报文头部，基于解析的目的地址进行调度信号处理；数据缓存模块根据接收调度模块的调度命令将网络报文缓存到缓存区；数据仲裁模块根据网络报文的目的地址进行仲裁完成网络交换机出口端和入口端的匹配；交换模块建立相应端口的数据通道传输数据；发送调度模块根据网路拥塞情况向入口端发送反压请求，完成一定的拥塞缓冲。本发明的适用于Multi‑die封装芯片的统一交换架构，通过缓冲区映射、分布式Crossbar交叉开关和统一接口等方法，极大的减少了Multi‑die封装架构下的网络交换芯片在裸片间的连接。

公开(公告)号：CN118101480A

公开(公告)日：2024-05-28

申请号：CN202410341931.1

申请日：2024-03-25

申请人： 浙江大学

发明人： 余锋 ,  叶程豪 ,  陈渭杰

IPC分类号： H04L41/0896 ,  H04L45/24

摘要： 本发明公开了一种自适应中断聚合装置，包含：带宽检测模块，用于检测用以产生中断请求的数据帧的平均带宽；中断聚合参数配置模块，用于接收带宽检测模块发送的平均带宽，并基于平均带宽和处理器的可接受带宽范围得到中断聚合阈值；中断聚合判断模块，用于接收中断请求，并基于中断聚合参数配置模块发送的中断聚合阈值判断是否对中断请求进行聚合。本发明的自适应中断聚合装置，能够基于实时检测的带宽和处理器的处理能力，自主对中断聚合的阈值做出准确、合理的设定，从而使整个中断聚合机制具备了根据前级数据带宽变化，动态调整中断聚合阈值的能力。

公开(公告)号：CN117082161A

公开(公告)日：2023-11-17

申请号：CN202310928206.X

申请日：2023-07-26

申请人： 浙江大学

发明人： 邢钱舰 ,  余锋 ,  金铭铭

IPC分类号： H04L69/22

摘要： 本发明公开了一种用于FCoE的捕获过滤系统，包括：软件解析模块和硬件执行模块；软件解析模块设置在CPU中，软件解析模块用于处理用户输入的过滤表达式，将合法的表达式编译为二进制指令，并写入硬件执行模块的寄存器；硬件执行模块设置在FPGA中，硬件执行模块用于根据软件解析模块的下发的捕获指令捕获外部设备的报文数据并实现报文回环，硬件执行模块存储软件解析模块下发的过滤指令，缓存捕获的数据，根据软件解析模块的过滤指令对捕获的数据流进行过滤，将过滤后的报文传输至外部存储器。本发明的有益之处在于所提供的用于FCoE的捕获过滤系统，将捕获过滤功能使用FPGA逻辑进行处理，提高了捕获性能，能够在高速网络下进行捕获过滤。

公开(公告)号：CN116634547A

公开(公告)日：2023-08-22

申请号：CN202310366596.6

申请日：2023-04-07

申请人： 浙江大学

发明人： 余锋 ,  马振国 ,  邢钱舰 ,  张博

IPC分类号： H04W56/00 ,  H04B1/04 ,  H04B1/16

摘要： 本发明属于电子电路技术领域，涉及一种近距离的无线同步时钟方法及装置。所述装置由一个信号发射源(简称发射源)和多个接收信号的时钟同步产生模块(简称时钟同步模块)组成，时钟同步模块经过无线校准后可以为分布式设备提供与发射源频率一致的时钟信号，以保证分布式系统的多个设备之间的时钟源频率基本一致。发射源按照一定的周期循环发射特定的同步校准信号，该信号具有特定的载波；时钟同步模块主要通过接收并识别发射源的同步校准信号，采用相关算法计算出与发射源的频率差和相位差，结合自适应PID算法的结果对时钟芯片进行驯服，完成发射源和时钟同步模块的频率同步和相位同步。该方法可摆脱对第三方系统的依赖，简化系统复杂性。