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公开(公告)号：CN202548823U
公开(公告)日：2012-11-21
申请号：CN201220044174.4
申请日：2012-02-10
申请人： 上海算芯微电子有限公司
IPC分类号： G06F9/38 , G06F15/167
摘要： 本实用新型涉及一种非阻塞协处理器接口系统，包括：主处理器，向协处理器发送调用指令，并且在发送完成后继续执行后续指令，当主处理器需要协处理器的操作结果时，由主处理器向协处理器发出返回指令；至少一个参数寄存器，根据主处理器发出的调用指令从数据总线读取操作参数以提供给协处理器，并根据主处理器发出的返回指令从数据总线读取返回参数以提供给协处理器；至少一个协处理器，根据所述操作参数执行操作，所述协处理器包括内部寄存器，协处理器在操作完成后将操作结果存储在所述内部寄存器中；外部寄存器，协处理器根据所述返回参数将协处理器内部寄存器中存储的操作结果写入该外部寄存器；主处理器读取该外部寄存器中的操作结果。
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公开(公告)号：CN202907104U
公开(公告)日：2013-04-24
申请号：CN201220389231.2
申请日：2012-08-07
申请人： 上海算芯微电子有限公司
IPC分类号： H04N7/26
摘要： 本实用新型提出了一种视频数据的压缩和解压缩系统，包括：存储器，用于存储视频数据，该视频数据被分割为多个具有统一规格的基本单元，每个基本单元包括至少一个数据块；读取装置，读取基本单元，并将基本单元的每个数据块存放在该读取装置的相应的寄存器中；压缩编码装置，对读取装置中的所述基本单元进行压缩并输出基本单元的压缩数据；其中该压缩编码装置包括：至少一个编码器，对所述寄存器中的数据块并行地进行压缩编码，获得各个数据块的压缩数据并提供给输出缓冲器；输出缓冲器，输出各个数据块的压缩数据至所述存储器，从而获得基本单元的压缩数据。该系统可实现对各压缩数据单元的随机读写、全并行压缩和无缝码流装配。
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公开(公告)号：CN202602827U
公开(公告)日：2012-12-12
申请号：CN201220111591.6
申请日：2012-03-22
申请人： 上海算芯微电子有限公司
摘要： 本实用新型涉及一种基于通用格式码表的可变长解码装置，该装置包括：指令译码器，输出指令译码结果；地址计算器，根据所述指令译码结果或地址状态寄存器返回的地址状态变量计算码表地址并读取输入码流中的数据；码表存储器，用于存储码表数据，根据地址计算器提供的码表地址和输入码流中的数据来输出码表中的表项；表项译码器，接收码表存储器输出的表项并进行译码，确定地址状态变量和语法状态变量；地址状态寄存器，接收地址状态变量并输出给地址计算器；语法状态寄存器，接收语法状态变量并在解码结束时输出该语法状态变量；码表装配器，接收码表数据并加载到码表存储器中，码表数据包含多个码表且针对不同的视频标准具有统一的通用格式。
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公开(公告)号：CN203102261U
公开(公告)日：2013-07-31
申请号：CN201220749664.4
申请日：2012-12-31
申请人： 上海算芯微电子有限公司
IPC分类号： G06F12/08
摘要： 本实用新型公开了一种信息处理装置，适用于可预取的高速缓存。所述装置包括：高速缓冲存储器；由CMOS逻辑电路构成的确定缺失单元，与外部处理器和所述高速缓冲存储器相连；由CMOS逻辑电路构成的预取单元，位于所述确定缺失单元与读取单元之间；与所述预取单元和所述读取单元相连、用于存储读取命令的第一暂存器；由CMOS逻辑电路构成的读取单元，与所述第一暂存器及片外存储器相连；与所述预取单元和填充单元相连、用于存储填充命令的第二暂存器；由CMOS逻辑电路构成的填充单元，与所述读取单元、所述第二暂存器及所述高速缓冲存储器相连。本实用新型能避免或减少高速缓冲存储器的拥堵现象，从而提高系统芯片的处理速度。
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公开(公告)号：CN203102260U
公开(公告)日：2013-07-31
申请号：CN201220749648.5
申请日：2012-12-31
申请人： 上海算芯微电子有限公司
IPC分类号： G06F12/08
摘要： 本实用新型公开了一种信息处理装置，适用于视频像素数据或图形纹理数据的高速缓存，包括：高速缓冲存储器；由CMOS逻辑电路构成的确定类型单元，与外部处理器相连；由CMOS逻辑电路构成的确定缺失单元，与所述确定类型单元相连；由CMOS逻辑电路构成的读取单元，与所述确定缺失单元及片外存储器相连；由CMOS逻辑电路构成的填充单元，与所述读取单元及所述高速缓冲存储器相连。本实用新型采用复用技术，节省了芯片面积，降低了芯片功耗。
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公开(公告)号：CN203057362U
公开(公告)日：2013-07-10
申请号：CN201220111594.X
申请日：2012-03-22
申请人： 上海算芯微电子有限公司
摘要： 本实用新型涉及一种动态可回退码流缓冲模块系统，该系统包括：前端工作缓冲模块，在输出该第一缓冲数据的同时从该前端工作缓冲模块中删除该第一缓冲数据；前端影子缓冲模块，当从前端工作缓冲模块中删除该第一缓冲数据时在该前端影子缓冲模块中保留第一缓冲数据；后端缓冲模块，当确定该后端缓冲模块完成了第一缓冲数据的输出后，向影子缓冲控制模块发出控制命令；影子缓冲控制模块，响应于所述控制命令，删除所述前端影子缓冲模块中的所述第一缓冲数据；回退操作控制器，响应于回退指令使该系统停止操作，重置前端工作缓冲模块和后端缓冲模块，将前端影子缓冲模块中的数据完整地复制到重置后的前端工作缓冲模块中，然后使该系统恢复操作。
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