公开(公告)号：CN108427573A

公开(公告)日：2018-08-21

申请号：CN201810170615.7

申请日：2018-03-01

Applicant: 中国科学院计算技术研究所

Inventor： 张军 ,  张立新 ,  冯煜晶 ,  侯锐

IPC: G06F9/30

Abstract: 本发明提供一种用于处理器的适于短操作数的扩展指令执行方法，包括：1)取出扩展指令，其由处理器的原始长操作数指令扩展而得；原始长操作数指令包括至少两个用于指定操作数位置的域，操作数包括源操作数和目的操作数；其中，将原始长操作数指令的至少一个用于指定操作数位置的域重定义为指定两个短操作数位置的域，从而得到所述扩展指令；2)对指令进行译码，分解成对应于一系列微操作的控制信号；3)将控制信号派发，以寻址并取出短操作数、执行原始长操作数指令对应的运算、然后再将运算结果存入扩展指令所指定的寄存器。本发明还提供了相应的用于处理器的适于短操作数的扩展指令执行装置。

公开(公告)号：CN108304217A

公开(公告)日：2018-07-20

申请号：CN201810195510.7

申请日：2018-03-09

Applicant: 中国科学院计算技术研究所

Inventor： 冯煜晶 ,  张军 ,  张立新 ,  侯锐

IPC: G06F9/30

Abstract: 提供了一种用于将原始的长位宽操作数指令转换为短位宽操作数指令的方法，其中，所述长位宽操作数指令包括用于指定至少两个寄存器的至少两个字段，所述至少两个寄存器中的每一个能够存储一个长位宽源操作数，所述方法包括：从所述至少两个字段中选择第一字段；使用所述第一字段指定用于存储两个短位宽源操作数的一个寄存器，其中，所述两个短位宽源操作数分别存储于该寄存器的高半部分和低半部分；以及，在指令中指定所述短位宽源操作数的位宽，该位宽小于所述长位宽源操作数的位宽。还提供了用于执行该短位宽操作数指令的方法。

公开(公告)号：CN104423927B

公开(公告)日：2018-07-13

申请号：CN201310389245.3

申请日：2013-08-30

Applicant: 华为技术有限公司 ,  中国科学院计算技术研究所

Inventor： 侯锐 ,  郭旭斌 ,  冯煜晶 ,  王曦爽 ,  李晔

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/3867 ,  G06F9/30076

Abstract: 本发明公开了指令处理方法及装置、处理器，当从处理器的第二缓存中按序读取多条指令时，若确定所述多条指令中存在特殊指令序列，则确定所述特殊指令序列中各指令对应的控制码；将所述特殊指令序列中各指令及其对应的控制码保存到所述处理器的第一缓存中；若确定从所述处理器的第一缓存中读取的指令存在对应的控制码，则根据所述控制码调整所述处理器的微结构，使得所述处理器的流水线不停顿，可以优化处理器执行指令的工作效率。

公开(公告)号：CN104714779B

公开(公告)日：2017-10-27

申请号：CN201310687451.2

申请日：2013-12-12

Applicant: 华为技术有限公司 ,  中国科学院计算技术研究所

Inventor： 侯锐 ,  冯煜晶 ,  郭旭斌 ,  常轶松

IPC: G06F9/38

Abstract: 本发明实施例提供一种指令处理方法及装置。本发明提供的指令处理方法，包括：填写指令队列，写入所述指令队列的为循环指令流，所述循环指令流为程序指令流中的循环体；将所述指令队列中的循环指令流按照循环顺序发送给终端设备，以使终端设备按照所述循环顺序执行所述指令队列中的循环指令流，所述循环顺序为所述循环指令流中指令循环执行的顺序。本发明实施例提供的指令处理方法，解决了现有技术中采用Loop Cache技术的取指方式，需要为每个硬件线程提供Register File和BAR，导致取指操作的功耗进一步增大的问题，在一定程度上增加了取指操作的带宽，并且降低了取指操作的功耗。

公开(公告)号：CN105094750A

公开(公告)日：2015-11-25

申请号：CN201410172663.1

申请日：2014-04-25

Applicant: 华为技术有限公司 ,  中国科学院计算技术研究所

Inventor： 李晔 ,  张乾龙 ,  冯煜晶 ,  王曦爽

IPC: G06F9/38 ,  G06F9/46

Abstract: 本发明涉及计算机技术领域，特别是一种多线程处理器的返回地址预测方法，应用于多线程处理器，所述多线程处理器至少能同时执行第一线程和第二线程，为第一线程设置与其对应的第一返回地址寄存器，则所述方法包括：当执行修改分支返回目的寄存器LR的第一指令并提交所述第一指令的执行结果时，将所述执行结果对应的返回地址保存在所述分支返回目的寄存器LR中以及与所述第一线程对应的第一返回地址寄存器中；当读取到与所述第一线程对应的返回指令时，利用与所述第一线程对应的第一返回地址寄存器中保存的返回地址进行返回地址预测；其中，所述第一指令与第一线程对应，所述第一指令经过编译器在识别出返回指令和所述第一指令后调整指令执行时刻的处理。

公开(公告)号：CN104423929A

公开(公告)日：2015-03-18

申请号：CN201310367653.9

申请日：2013-08-21

Applicant: 华为技术有限公司 ,  中国科学院计算技术研究所

Inventor： 侯锐 ,  冯煜晶 ,  郭旭斌 ,  张乾龙

IPC: G06F9/38

CPC classification number: G06F9/3806

Abstract: 本发明实施例公开了一种分支预测方法及相关装置，应用于处理器中，上述处理器包括：存储寄存器标识与预测目标跳转地址的一一对应关系信息的第一BTAC，和存储程序计数器的字段与预测目标跳转地址的一一对应关系信息的第二BTAC，其中，一种分支预测方法包括：从指令缓存中读取指令；若确定该指令满足寄存器预测条件，则：根据该指令的寄存器标识，从第一BTAC中获取该指令的预测目标跳转地址；若确定该指令不满足寄存器预测条件，则根据该指令的程序计数器，从第二BTAC中获取该指令的预测目标跳转地址，本发明提供的技术方案能够有效解决在共享BTAC时影响分支预测的准确率的问题。

公开(公告)号：CN103902470A

公开(公告)日：2014-07-02

申请号：CN201210571969.5

申请日：2012-12-25

Applicant: 华为技术有限公司 ,  中国科学院计算技术研究所

Inventor： 郭旭斌 ,  张科 ,  侯锐 ,  冯煜晶

IPC: G06F12/08 ,  G06F13/16

CPC classification number: Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: 本发明提供一种读缺失时的处理方法、设备和系统。该方法包括第一处理器产生地址信息，所述地址信息中包含Cache？Tag；所述第一处理器在确定出存在第一Cache？Line时，获取所述第一Cache？Line中记录的第二处理器的信息，所述第一Cache？Line的Tag与所述Cache？Tag数值相同，且状态位指示为无效状态；所述第一处理器根据所述第二处理器的信息，向所述第二处理器单播发送总线读事务，使得所述第二处理器在存储有效的所述第一CacheLine的数据副本时，提供所述第一Cache？Line的数据。本发明实施例可以降低读缺失时的功耗开销。