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    可扩展输入/输出系统和技术
    1.
    发明授权
    可扩展输入/输出系统和技术 有权

    公开(公告)号：CN105814537B

    公开(公告)日：2019-07-09

    申请号：CN201380081287.9

    申请日：2013-12-27

    申请人： 英特尔公司

    发明人： J·霍华德 ,  S·B·麦高恩 ,  K·佩雷奇

    IPC分类号： G06F9/06 ,  G06F13/14

    CPC分类号： G06F5/065 ,  G06F5/14 ,  G06F13/1673 ,  G06F13/28 ,  G06F13/4027 ,  G06F2205/067 ,  G06F2205/126 ,  Y02D10/14 ,  Y02D10/151

    摘要： 一种用于管理输入/输出(I/O)数据的装置可以包括：流送I/O控制器，用于从加载/存储域部件接收数据，并将所述数据输出为包括第一数据移动类型和第一数据格式类型的第一数据类型的第一流送数据。所述装置还可以包括至少一个加速器，其耦合到所述流送I/O控制器，用于接收所述第一流送数据，将所述第一流送数据转换为具有与第一数据类型不同的第二数据类型的第二流送数据，并输出所述第二流送数据。此外，所述装置可以包括流送互连，用于将所述第二数据引导到配置为接收所述第二数据类型的数据的对等设备。

    集成电路芯片、电子装置与存储器存取方法
    2.
    发明授权
    集成电路芯片、电子装置与存储器存取方法 有权

    公开(公告)号：CN107544924B

    公开(公告)日：2019-07-05

    申请号：CN201710479973.1

    申请日：2017-06-22

    申请人： 联发科技股份有限公司

    发明人： 刘佳宪 ,  黄祥毅

    IPC分类号： G06F13/16 ,  G06F13/20

    CPC分类号： G06F13/1689 ,  G06F13/4068 ,  G11C7/10 ,  G11C7/22 ,  Y02D10/14 ,  Y02D10/151

    摘要： 本发明提供一种集成电路芯片、电子装置与存储器存取方法，该集成电路芯片包含：接口电路，用于将该集成电路芯片连接到多个总线，该多个总线耦接该集成电路芯片与存储芯片，以驱动传输到该存储芯片的信号到该多个总线，且接收从该存储芯片传输到该多个总线上的信号；以及控制电路，用于控制该接口电路，以传输信息信号给该存储芯片来告知命令信号与数据信号的传输速率的比例变化，根据该比例变化配置该接口电路，并让该接口电路在一个时间根据该比例变化开始传输/接收信号。本发明的集成电路芯片、电子装置与存储器存取方法能够更加高速稳定地对存储器进行存取。

    一种在高速Serdes中实现对端自协商功能的方法
    3.
    发明授权
    一种在高速Serdes中实现对端自协商功能的方法 有权

    公开(公告)号：CN106802876B

    公开(公告)日：2019-06-21

    申请号：CN201510844041.3

    申请日：2015-11-26

    申请人： 中国科学院上海高等研究院 ,  上海市信息技术研究中心

    发明人： 王鹏 ,  蔡金池 ,  高鹏

    IPC分类号： G06F13/42

    CPC分类号： Y02D10/14 ,  Y02D10/151

    摘要： 本发明提供一种在高速Serdes中实现对端自协商功能的方法，采用轮询的方式发送自定义编码TS2序列，通过对端数据的收发过程，自动协商出可支持双工的数据通路；关闭接收端无法锁定的链路所对应的发送端，即关闭无法锁定的数据通路，最终选出支持全双工模式的不同的链路。本发明的在高速Serdes中实现对端自协商功能的方法可自动协商出X1、X2、X4等不同的满足速率要求的链路模式，自动关闭无法锁定的数据通路，有效降低了Serdes整体的系统功耗；所用协商码流TS1，TS2为自定义编码，协商过程不受特定数据格式影响，数据总线具备较强的复用性。

    电压调制的控制通路
    8.
    发明公开
    电压调制的控制通路 审中-实审

    公开(公告)号：CN109643297A

    公开(公告)日：2019-04-16

    申请号：CN201780053201.X

    申请日：2017-08-30

    申请人： 英特尔公司

    发明人： V·伊耶 ,  Z·吴 ,  M·韦格

    IPC分类号： G06F13/40 ,  G06F13/42

    CPC分类号： G06F13/4265 ,  G06F1/3253 ,  Y02D10/14 ,  Y02D10/151

    摘要： 计算组件被提供物理层逻辑，用于在包括多个通路的物理链路上接收数据，其中数据是从物理链路的一个或多个数据通路上的特定组件接收的。物理层还用于在物理链路的多个通路中的特定一个通路上接收流信号，其中流信号用于标识一个或多个数据通路上的数据的类型，该类型是由特定组件支持的多个不同类型中的一个类型，并且通过电压幅度调制在特定通路上对流信号进行编码。