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公开(公告)号：CN101079083B
公开(公告)日：2010-05-12
申请号：CN200610011980.0
申请日：2006-05-25
Applicant: 中国科学院计算技术研究所
IPC: G06F21/00
Abstract: 本发明涉及复杂指令集计算机段保护机制技术领域，公开了一种在段保护机制下对访存操作进行权限检查的系统、装置及方法，所述方法包括：A、访存操作权限检查装置判断接收自访存指令发射装置的访存指令类型，如果访存指令为特殊访存指令，则执行步骤B；否则，执行步骤C；B、访存操作权限检查装置依次检查特殊访存指令的段选择子、段描述符的类型和段的特权级是否合法，如果都合法，则结束检查；如果有任一项不合法，则执行步骤D；C、访存操作权限检查装置检查访存指令的地址是否越界，如果没有越界，则结束检查；否则，执行步骤D；D、访存操作权限检查装置向例外处理装置发送例外信号。利用本发明，实现了对访存操作进行的权限检查。
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公开(公告)号：CN100524208C
公开(公告)日：2009-08-05
申请号：CN200610150338.0
申请日：2006-10-26
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 根据本发明，提出了一种在具有超标量流水线结构的处理器中对状态寄存器进行重命名的方法，其中所述状态寄存器是由从标志寄存器的所有标志位中选择的多个标志位组成的寄存器，所述方法包括以下步骤：在对指令译码后的微码到达所述处理器的寄存器重命名模块时，确定所述微码是否要读状态寄存器；如果确定所述微码要读状态寄存器，则为所述状态寄存器分配最近映射到的物理寄存器；否则，则不为所述状态寄存器分配物理寄存器；确定所述微码是否要写状态寄存器；如果确定所述微码要写状态寄存器，则为所述状态寄存器分配新的状态为空的物理寄存器；否则，则不为所述状态寄存器分配物理寄存器。
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公开(公告)号：CN100390752C
公开(公告)日：2008-05-28
申请号：CN200510088740.6
申请日：2005-07-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种单步执行在片调试功能的装置，包括：指令队列电路1、指令译码电路2、指令寄存器电路3；其特征在于，还包括判断电路4、单步执行标志寄存器电路5和调试模式标志寄存器电路6；所述的单步执行标志寄存器电路5用于指示下一条译码进入指令队列的指令是否发生单步调试例外，所述的调试模式标志寄存器电路6用于表示处理器的工作模式，所述的判断电路4用于判断指令队列电路1和指令寄存器电路3中是否存在指令执行步；指令译码电路2还结合单步执行标志、单步使能信号、调试模式标志，决定下一条译码进入指令队列的指令是否发生单步执行调试例外。
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公开(公告)号：CN100377117C
公开(公告)日：2008-03-26
申请号：CN200510083863.0
申请日：2005-07-14
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
Abstract: 本发明公开了一种用于处理器中将虚拟地址转换为物理地址及读写高速缓冲存储器的方法及装置。本发明利用局部性原理，一方面将需要变换成物理地址的虚拟地址同虚拟地址历史记录相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器的随机存储器部分，减少了对翻译后援缓冲器中随机存储器的访问次数；同时如果虚拟地址进一步与虚拟地址历史记录同属于一个高速缓冲存储器行，则不访问高速缓冲存储器的随机存储器部分，而是直接对高速缓冲存储器行缓冲区进行读写操作。这样显著减少对翻译后援缓冲器和高速缓冲存储器中随机存储器的访问次数，从而同时降低了翻译后援缓冲器和高速缓冲存储器的功耗，而又不会降低处理器的性能。
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公开(公告)号：CN101114217A
公开(公告)日：2008-01-30
申请号：CN200610088938.9
申请日：2006-07-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 公开了一种对复杂指令译码生成微码的译码装置，包括：初步译码模块，用于生成与输入的复杂指令相对应的、索引uROM中所存储的微码程序段的入口地址，并提供给uROM地址控制器；uROM地址控制器，用于根据初步译码模块输入的用于索引uROM中所存储的微码程序段的入口地址，将与输入的复杂指令相对应的微码程序段的已编码微码从uROM中读取到微码解码器；uROM，用于存储与复杂指令相对应的微码程序段；以及微码解码器，根据输入的复杂指令信息和处理器运行时刻状态信息，对从uROM中读取的已编码微码进行解码。
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Patent Agency Ranking
公开(公告)号：CN101079083A
公开(公告)日：2007-11-28
申请号：CN200610011980.0
申请日：2006-05-25
Applicant: 中国科学院计算技术研究所
IPC: G06F21/00
Abstract: 本发明涉及复杂指令集计算机段保护机制技术领域，公开了一种在段保护机制下对访存操作进行权限检查的系统、装置及方法，所述方法包括：A.访存操作权限检查装置判断接收自访存指令发射装置的访存指令类型，如果访存指令为特殊访存指令，则执行步骤B；否则，执行步骤C；B.访存操作权限检查装置依次检查特殊访存指令的段选择子、段描述符的类型和段的特权级是否合法，如果都合法，则结束检查；如果有任一项不合法，则执行步骤D；C.访存操作权限检查装置检查访存指令的地址是否越界，如果没有越界，则结束检查；否则，执行步骤D；D.访存操作权限检查装置向例外处理装置发送例外信号。利用本发明，实现了对访存操作进行的权限检查。
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公开(公告)号：CN101075184A
公开(公告)日：2007-11-21
申请号：CN200610011927.0
申请日：2006-05-18
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及复杂指令集计算机内部异常处理技术，尤其涉及对预处理微指令发生异常多层嵌套进行处理的设备及方法，所述方法包括：A、微指令在执行过程中发生异常，译码部件缓存异常信息，并对缓存的异常信息进行译码产生微指令地址；B、译码部件按产生的微指令地址索引微指令存储器获取异常预处理微指令，并将获取的异常预处理微指令发送给后端部件，后端部件在执行接收的异常预处理微指令时如果再次发生异常，则执行步骤C；如果不发生异常，则执行步骤D；C、后端部件刷空计算机的指令流水线，译码部件缓存再次发生的异常信息，并对再次发生的异常信息进行译码产生微指令地址，转而执行步骤B；D、后端部件跳转并执行异常处理程序。
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公开(公告)号：CN1779663A
公开(公告)日：2006-05-31
申请号：CN200410091378.3
申请日：2004-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
CPC classification number: Y02D10/13
Abstract: 本发明公开了一种从虚拟地址向物理地址变换的方法及其装置，利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能。
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公开(公告)号：CN114629555B
公开(公告)日：2025-03-14
申请号：CN202210310677.X
申请日：2022-03-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种数据转发装置，其输入端与输出端均与传输光纤相连，所述装置包括：光纤分路器，将输入的光信号复制为多份光信号；光直通转发模块，接收光纤分路器的一条分路输出的光信号并将需要转发的光信号直接以光信号形式经过光纤选路器传输到输出端的传输光纤；光电转换模块，接收光纤分路器的一条分路输出的光信号并转换为电信号且以数据包形式进行缓存；控制模块，接收光纤分路器的一条分路输出的光信号，以根据光信号的目的地址判断光信号是否需要转发，并结合输出端传输光纤的工作状态针对需要转发和不需要转发的光信号分别输出相应的控制命令；光纤选路器，在控制模块输出的控制下选择光直通转发模块或光电转换模块与输出端传输光纤连通。
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公开(公告)号：CN117933073A
公开(公告)日：2024-04-26
申请号：CN202410057102.0
申请日：2024-01-15
Applicant: 中国科学院计算技术研究所
IPC: G06F30/27 , G06F9/50 , G06F18/214 , G06F18/243 , G06N5/01 , G06F111/06
Abstract: 本发明提供了一种用于探索CPU微架构的设计空间的方法和装置，该方法包括：获取所有设计点和负载；利用运行负载的模拟器对部分设计点进行模拟输出对应的性能指标，并构建训练集训练性能预测模型；利用经训练的性能预测模型预测剩余设计点的性能指标，并执行以下操作：计算设计点的超体积值并确定候选设计点，若有候选设计点，将该候选设计点输入模拟器；若没有候选设计点，利用预设选择算法选择一个设计点输入模拟器；判断训练集中设计点的数量与所有设计点的数量的比值是否超过预设阈值，若否，对输入的设计点进行模拟并输出性能指标，将其加入训练集对性能预测模型进行迭代训练；若是，根据帕累托等级算法计算并输出CPU微架构的帕累托最优解集。
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