WCDMA高速高效基带滤波器装置

    公开(公告)号:CN1142646C

    公开(公告)日:2004-03-17

    申请号:CN01136711.3

    申请日:2001-10-22

    Inventor: 李刚 许希斌 赵明

    Abstract: 本装置为31级的高效、高速FIR滤波装置,用于第三代移动通信系统基带发送部分的限带成型。采用两倍chip速率成形滤波,内插到8倍chip速率或其它高倍速率,输出通过量化器减少带内量化噪声。成形滤波器采用乘法器时分复用的方法,奇数系数和偶数系数用两个乘法器就可以实现基带成形滤波。滤波器系数通过理论和实验多种方法优化,使得滤波器阶数为31时就满足WCDMA技术规范。内插滤波器采用简单系数用较小的代价将采样速率从2倍提高到8倍或其它采样速率。输出量化器将量化噪声谱转移到高端,减少了信号带内的量化噪声。在满足系统设计指标的前提下,采用FPGA设计,只用了80000等效门就实现了可以工作在WCDMA系统中基带滤波器。

    AAL2公共部分子层发送端装置

    公开(公告)号:CN1141848C

    公开(公告)日:2004-03-10

    申请号:CN01136727.X

    申请日:2001-10-22

    Abstract: 本发明是通过FPGA(现场可编程门阵列)设计或是ASIC(专用集成电路)设计、采用硬件逻辑电路来实现ITU-T I.363.2协议中规定的ATM适配层2(AAL2)公共部分子层(CPS)发送端(或称信源端)功能。本发明提出的装置主要由输入控制模块、数据预处理模块、封装控制模块、输出控制模块和定时模块组成;本装置针对多个AAL2连接采用了不同的缓冲区域分别缓存并轮询处理高层输入数据;通过状态表机制和时间标签法实现CPS-SDU的输出缓冲控制及发送控制,而且通过“单阶校验”预置表的方法使得对AAL2连接分组头的校验和计算只需单个时钟周期即可完成。

    可配置W-CDMA时隙同步匹配滤波器装置

    公开(公告)号:CN1141812C

    公开(公告)日:2004-03-10

    申请号:CN01136713.X

    申请日:2001-10-22

    Abstract: 本发明公开了一种可配置的W-CDMA时隙同步匹配滤波器装置,增强了匹配滤波的灵活性和鲁棒性。该装置以一个实现复杂度较小的8级运算处理、255×N阶延时的基本匹配滤波器结构为基础,对输入数据和每一级运算的输出结果采用可配置的降数据比特数的处理方法。对第一级输入数据采用多个比特的限幅、舍入相结合的处理方法,将输入数据位数限制在固定长度上,这样可以在控制整体实现规模的基础上适应输入信号强度的变化。对中间运算结果的处理使每一级运算不增加进入下一级运算的数据的比特数,这样的处理可以保证在较低的实现复杂度下获得较好的匹配性能。各级处理的可配置性在提供灵活性的同时保证了获得最佳性能的可能性。

    一种宽带码分多址系统中的多径筛选方法

    公开(公告)号:CN1111325C

    公开(公告)日:2003-06-11

    申请号:CN00114159.7

    申请日:2000-03-24

    Inventor: 张峻峰

    Abstract: 一种WCDMA中的多径筛选方法,首先将能量信息在门限值以上的样点选出,将选出的样点按照延时信息的先后来排列它们的能量信息,从延时信息的最前端开始逐个判断各个样点是否能量峰值样点,是峰值样点的可以归入候选列。将送入候选列的样点由能量信息从大到小将各样点的延时信息(也即多径的延时信息)输出给总控制单元。该方法采用两次筛选,只通过判断有关能量信息就找出多条可以利用的正确多径,漏警率和误警率都较低,实现方法简单。

    AAL2公共部分子层接收端装置

    公开(公告)号:CN1373615A

    公开(公告)日:2002-10-09

    申请号:CN01136728.8

    申请日:2001-10-22

    Abstract: 本发明是通过FPGA(现场可编程门阵列)设计或是ASIC(专用集成电路)设计,采用硬件逻辑电路来实现ITU-T的I.363.2协议中规定的AAL2公共部分子层(CPS)的接收端(也即信宿端)功能,即:接收来自ATM分接/复接单元的ATM信元,将信元拆包还原成AAL2 CPS业务数据单元(CPS-SDU),并提交给高层;为了支持出错管理,还可将拆包过程中的出错信息提交给层管理。本发明涉及的AAL2接收端装置主要由信元读入模块、CPS-SDU重组模块、CPS-SDU输出缓冲及控制模块和出错处理模块组成,本装置针对多个AAL2连接,采用了不同的缓冲区空间分别缓存所需处理的数据,处理过程中的中间状态保留在内部状态表中,各硬件模块之间按照内部产生的特定处理逻辑协同工作。

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