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公开(公告)号：CN1141849C
公开(公告)日：2004-03-10
申请号：CN01136728.8
申请日：2001-10-22
申请人： 信息产业部电信传输研究所 , 国家数字交换系统工程技术研究中心
摘要： 本发明是通过FPGA(现场可编程门阵列)设计或是ASIC(专用集成电路)设计，采用硬件逻辑电路来实现ITU-T的I.363.2协议中规定的AAL2公共部分子层(CPS)的接收端(也即信宿端)功能，即：接收来自ATM分接/复接单元的ATM信元，将信元拆包还原成AAL2 CPS业务数据单元(CPS-SDU)，并提交给高层；为了支持出错管理，还可将拆包过程中的出错信息提交给层管理。本发明涉及的AAL2接收端装置主要由信元读入模块、CPS-SDU重组模块、CPS-SDU输出缓冲及控制模块和出错处理模块组成，本装置针对多个AAL2连接，采用了不同的缓冲区空间分别缓存所需处理的数据，处理过程中的中间状态保留在内部状态表中，各硬件模块之间按照内部产生的特定处理逻辑协同工作。
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公开(公告)号：CN1141848C
公开(公告)日：2004-03-10
申请号：CN01136727.X
申请日：2001-10-22
申请人： 信息产业部电信传输研究所 , 国家数字交换系统工程技术研究中心
摘要： 本发明是通过FPGA(现场可编程门阵列)设计或是ASIC(专用集成电路)设计、采用硬件逻辑电路来实现ITU-T I.363.2协议中规定的ATM适配层2(AAL2)公共部分子层(CPS)发送端(或称信源端)功能。本发明提出的装置主要由输入控制模块、数据预处理模块、封装控制模块、输出控制模块和定时模块组成；本装置针对多个AAL2连接采用了不同的缓冲区域分别缓存并轮询处理高层输入数据；通过状态表机制和时间标签法实现CPS-SDU的输出缓冲控制及发送控制，而且通过“单阶校验”预置表的方法使得对AAL2连接分组头的校验和计算只需单个时钟周期即可完成。
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公开(公告)号：CN1373615A
公开(公告)日：2002-10-09
申请号：CN01136728.8
申请日：2001-10-22
申请人： 信息产业部电信传输研究所 , 国家数字交换系统工程技术研究中心
摘要： 本发明是通过FPGA(现场可编程门阵列)设计或是ASIC(专用集成电路)设计,采用硬件逻辑电路来实现ITU－T的I.363.2协议中规定的AAL2公共部分子层(CPS)的接收端(也即信宿端)功能,即:接收来自ATM分接/复接单元的ATM信元,将信元拆包还原成AAL2 CPS业务数据单元(CPS－SDU),并提交给高层;为了支持出错管理,还可将拆包过程中的出错信息提交给层管理。本发明涉及的AAL2接收端装置主要由信元读入模块、CPS－SDU重组模块、CPS－SDU输出缓冲及控制模块和出错处理模块组成,本装置针对多个AAL2连接,采用了不同的缓冲区空间分别缓存所需处理的数据,处理过程中的中间状态保留在内部状态表中,各硬件模块之间按照内部产生的特定处理逻辑协同工作。
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公开(公告)号：CN1373614A
公开(公告)日：2002-10-09
申请号：CN01136727.X
申请日：2001-10-22
申请人： 信息产业部电信传输研究所 , 国家数字交换系统工程技术研究中心
摘要： 本发明是通过FPGA(现场可编程门阵列)设计或是ASIC(专用集成电路)设计、采用硬件逻辑电路来实现ITU－T I.363.2协议中规定的ATM适配层2(AAL2)公共部分子层(CPS)发送端(或称信源端)功能。本发明提出的装置主要由输入控制模块、数据预处理模块、封装控制模块、输出控制模块和定时模块组成;本装置针对多个AAL2连接采用了不同的缓冲区域分别缓存并轮询处理高层输入数据;通过状态表机制和时间标签法实现CPS－SDU的输出缓冲控制及发送控制,而且通过“单阶校验”预置表的方法使得对AAL2连接分组头的校验和计算只需单个时钟周期即可完成。
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