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公开(公告)号：CN108647422A
公开(公告)日：2018-10-12
申请号：CN201810418238.4
申请日：2018-05-03
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Inventor： 丁旭 , 沈剑良 , 杨堃 , 刘勤让 , 朱珂 , 宋克 , 吕平 , 杜延康 , 张丽 , 李宏 , 汪欣 , 赵博 , 张文建 , 李沛杰 , 汤先拓 , 徐庆阳 , 刘冬培 , 黄雅静
IPC: G06F17/50
Abstract: 本发明提供了端口时延约束方法及装置，涉及电路设计技术领域，其中，该端口时延约束方法中端口具体包括：级联的第一模块和第二模块，其中，第一模块的第一发送端到第二模块的第二接收端之间为时延路径，该方法实施时包括：首先，获取信号在时延路径上传输的路径时延，即端口的真实时延，其次，将路径时延与时延路径上的参考时钟周期T比较，得到松弛程度值，之后，根据松弛程度值设置第一发送端发送信号的第一时延和第二接收端接收信号的第二时延，这样，在对端口进行时序预算时，通过上述真实时延与参考时钟周期T的比对结果来对其进行时延约束，从而避免了端口的时延约束过松或过紧的现象出现。
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公开(公告)号：CN108153709A
公开(公告)日：2018-06-12
申请号：CN201711318469.X
申请日：2017-12-12
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
Abstract: 本发明属于任意点数FFT计算的可重构实现技术领域，尤其涉及一种任意点数FFT的可重构计算结构的调度方法，其采用的任意点数FFT的可重构计算结构由处理单元、接口控制器及调度模块、存储模块构成，包括：将处理单元互连，并与接口控制器构成一个可重构处理阵列；调度模块设计调度机制，生成配置信息并下发至可重构处理阵列；构建满足当前点数FFT计算的计算结构；基于构建的计算结构，根据调度机制为处理单元分发计算数据，进行FFT计算；将FFT计算的结果通过接口控制器返回至存储模块。本发明以固定处理单元可重构的方式，实现任意点数FFT计算，提高FFT计算的灵活性。
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公开(公告)号：CN107347066A
公开(公告)日：2017-11-14
申请号：CN201710543536.1
申请日：2017-07-05
Applicant: 中国人民解放军信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06
Abstract: 本发明公开了一种功能等价体异构度最大化调度方法及装置，所述方法首先确定系统内可用功能等价体集合，为响应外部服务请求，在上述功能等价体集合中，根据调度参数确定需要调度的异构功能等价体数量n，在接收到调度请求后，输入代理器在上述功能等价体集合中随机选择一个功能等价体作为初始异构功能等价体，由所述功能等价体集合中初始异构功能等价体和其它任意n-1个功能等价体构成包含n个功能等价体的子集，计算上述每个功能等价体子集的异构度，对所有功能等价体子集的异构度进行排序，选择异构度最大的功能等价体子集，并按照该子集中的异构功能等价体进行调度。该方法能够避免同时调度异构性较差的功能等价体，为系统安全提供保障。
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Patent Agency Ranking
公开(公告)号：CN111158636B
公开(公告)日：2022-04-05
申请号：CN201911220379.6
申请日：2019-12-03
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种可重构计算结构及乘累加计算处理阵列的路由寻址方法、装置。该结构中，可重构计算模块包括至少一个乘累加计算处理阵列，每个乘累加计算处理阵列包括ram单元和算式生成器，每个ram单元由四个ram块拼接而成，每个ram单元均由相应的计算算粒与其对应，用来完成典型的乘累加运算，每个算式生成器有四个接口，可通过接口与周边的ram单元连接。本发明提出的可重构计算结构，通过构建包含ram单元和算式生成器的乘累加计算处理阵列，每个阵列内部和阵列之间可通过算式生成器将各个ram单元互联，进而将将若干个乘累加计算处理阵列形成网状结构，相比传统的总线型或crossbar型互联结构而言，本互联结构逻辑电路设计简单。
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公开(公告)号：CN110430146B
公开(公告)日：2022-03-18
申请号：CN201910561887.4
申请日：2019-06-26
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L49/9057 , H04L49/90 , H04L49/111
Abstract: 本发明提出一种基于CrossBar交换的信元重组方法及交换结构，在信元重组过程中加入一种重组加速的机制，在占用缓存到达一定水位时，临时进入重组加速状态；这是一种缓存容量与调度均衡妥协折中的处理方式；本发明可以降低包重组对于缓存的容量需求，保证典型场景下的调度场景下的调度均衡性。
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公开(公告)号：CN109726162B
公开(公告)日：2022-03-18
申请号：CN201910151248.0
申请日：2019-02-28
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
Abstract: 本发明提供了一种自适应并行时钟序列检测装置及方法，装置包括时钟序列，并行连接第一选通器和第二选通器，第一选通器连接PCIe时钟序列检测单元，第二选通器连接RapidIO时钟序列检测单元，PCIe时钟序列检测单元一方面连接第三选通器，另一方面连接第一逻辑电路，第一逻辑电路一方面通过第二反相器连接RapidIO时钟序列检测单元，另一方面连接第二选通器；RapidIO时钟序列检测单元一方面连接第三选通器，另一方面连接第二逻辑电路，第二逻辑电路一方面通过第一反相器连接PCIe时钟序列检测单元，另一方面连接第一选通器。本发明可以兼容检测RapidIO、PCIe协议时钟补偿序列，提高硬件结构可重用性。
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公开(公告)号：CN108829546A
公开(公告)日：2018-11-16
申请号：CN201810645073.4
申请日：2018-06-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F11/16
Abstract: 本发明涉及数据处理技术领域，尤其涉及超时机制控制方法和装置。本发明的超时机制控制方法，包括：获取多个执行体中的每个执行体执行任务对应的历史执行时间；确定多个执行体中最先完成当前任务对应的执行时间为标准值；根据所述标准值和所述每个执行体执行任务对应的历史执行时间，逐一计算所述多个执行体中的除去标准值对应的执行体的每个执行体执行当前任务的超时阈值；将所述超时阈值发送给所述输出仲裁器，以使输出仲裁器根据超时阈值，对所述多个执行体输出的数据及时进行判决。还公开了超时机制控制装置，包括：获取模块；确定模块；计算模块；判决模块。本发明有效的提高了执行效率，且操作简单。
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公开(公告)号：CN108667566A
公开(公告)日：2018-10-16
申请号：CN201810377346.1
申请日：2018-04-24
Applicant: 天津芯海创科技有限公司 , 天津市滨海新区信息技术创新中心
IPC: H04L1/00 , H04L12/851
Abstract: 本发明提供了一种TCP流数据匹配装置，包括：主逻辑模块和多个副逻辑模块；主逻辑模块用于提取第一TCP流数据中的第一CRC校验码，并获取提取第一CRC校验码时刻的提取时间戳，将第一CRC校验码和提取时间戳合并，得到基准数据；每个副逻辑模块用于提取多个第二TCP流数据中的第二CRC校验码，并获取存储第二CRC校验码时刻的存储时间戳，将第二CRC校验码和存储时间戳合并，得到多个副基准数据，若在多个副基准数据中查找到第二CRC校验码和基准数据的第一CRC校验码匹配且存储时间戳和提取时间戳之间的差值小于时间窗口的副基准数据，输出基准数据和副基准数据，缓解现有技术中的流匹配输出结果准确性低的问题，达到了提高流匹配输出结果准确性的技术效果。
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