公开(公告)号：CN117769700A

公开(公告)日：2024-03-26

申请号：CN202280051243.0

申请日：2022-06-02

Applicant: 微软技术许可有限责任公司

Inventor： D·T·奇斯纳尔 ,  N·W·菲拉多 ,  R·M·诺顿-怀特

IPC: G06F12/0811 ,  G06F12/12 ,  G06F12/0897 ,  G06F12/02 ,  G06F12/121 ,  G06F12/14 ,  G06F12/109

Abstract: 在示例中，存在一种包括处理器的计算设备，该处理器具有存储器管理单元。该计算设备还具有存储指令的存储器，该指令在由该处理器执行时使得存储器管理单元接收包括虚拟存储器地址的存储器访问指令；将虚拟存储器地址转换为该存储器的物理存储器地址，并且获取与该物理存储器地址相关联的许可信息。响应于许可信息指示元数据被允许与物理存储器地址相关联，检查存储在物理存储器中的元数据汇总表，以检查元数据是否与物理存储器地址兼容。响应于检查不成功，陷阱被发送向计算设备的系统软件，以便触发用于存储与物理存储器地址相关联的元数据的物理存储器的动态分配。

公开(公告)号：CN117762850A

公开(公告)日：2024-03-26

申请号：CN202311570471.1

申请日：2023-11-23

Applicant: 江西洪都航空工业集团有限责任公司

Inventor： 蓝武 ,  王先文 ,  李浔 ,  奚乐厚 ,  钟地长 ,  胡朝纲 ,  游彬 ,  廖晓明

IPC: G06F13/42 ,  G06F13/40 ,  G06F13/28 ,  G06F11/22 ,  G06F12/0811

Abstract: 本发明涉及一种基于PXI架构的多通道RS422大批量数据传输系统，包括底板、零槽主机和RS422卡。本发明还涉及多通道RS422大批量数据传输方法，一部分为RS422板卡接收数据、处理数据、转发数据；另一部分为零槽上位机接收数据、解析数据。本发明能够实现从外部多通道RS422串口到上位机的多通道大批量快速传输，通过软件构建稳定可靠的传输策略，解决了现阶段测试设备中RS422硬件成本高，多通道数据存在丢包，数据实时性差等问题，提升了测试设备的测试稳定性和可靠性。

公开(公告)号：CN117743205A

公开(公告)日：2024-03-22

申请号：CN202311807046.X

申请日：2018-09-28

Applicant: 英特尔公司

Inventor： 董耀祖 ,  田坤 ,  吴风光 ,  刘景奇

IPC: G06F12/08 ,  G06F12/1036 ,  G06F12/0811 ,  G06F12/084 ,  G06F9/48

Abstract: 本申请涉及用DRAM作为可按字节寻址存储器的缓存的方法和装置。各种实施例总体涉及虚拟化系统。可以至少部分地基于由应用对页表中的第一客户存储器页的页表条目的访问次数，来标识该第一客户存储器页，该应用在处理器上的虚拟机(VM)中执行，该第一客户存储器页对应于第一可按字节寻址存储器。VM和应用在处理器上的执行可被暂停。可以将第一客户存储器页迁移到第二可按字节寻址存储器中的目标存储器页，该目标存储器页包括目标主机存储器页和目标客户存储器页中的一者，第二可按字节寻址存储器具有比第一可按字节寻址存储器的访问速度更快的访问速度。

公开(公告)号：CN114565501B

公开(公告)日：2024-03-22

申请号：CN202210156894.8

申请日：2022-02-21

Applicant: 格兰菲智能科技有限公司

Inventor： 余鹏程 ,  冯晶 ,  朱子文 ,  全颖

IPC: G06T1/20 ,  G06F12/0811

Abstract: 本申请涉及一种用于卷积运算的数据加载方法、装置、计算机设备、存储介质和计算机程序产品。应用于由若干个缓存体阵列排布而成的缓存单元，同一行缓存体构成一缓存行，若干个缓存行构成一缓存组。方法包括：将待加载至缓存单元的特征图拆分成若干个子特征图；根据各子特征图在特征图中的位置关系，在各缓存行中确定各子特征图对应的目标缓存行；其中，相同位置关系的至少两个子特征图对应的目标缓存行位于同一缓存组中，相邻位置关系的至少两个子特征图对应的目标缓存行位于不同缓存组中；将子特征图的数据内容加载至子特征图对应的目标缓存行中。采用本方法能够提高卷积运算效率。

公开(公告)号：CN111338983B

公开(公告)日：2024-03-12

申请号：CN202010100156.2

申请日：2020-02-18

Applicant: 东南大学

Inventor： 王澄非 ,  张鹏 ,  徐莹隽 ,  何小元

IPC: G06F12/0811

Abstract: 本发明公开了一种高速数据缓存结构及方法，包括前端接收数据缓存单元、中端大容量数据缓冲单元、后端发送数据缓存单元以及缓存数据控制单元；所述前端接收数据缓存单元包括双口Block RAM，所述前端接收数据缓存单元的BRAM的A口用于写入要缓存的数据，B口用于读出至中端大容量数据缓存单元；所述中端大容量数据缓存单元包括高速缓存芯片DDR3，在执行写入读出采用分时的“乒乓”操作，过程中保证写优先级高于读；所述后端发送数据缓存单元包括双口Block RAM，所述后端发送数据缓存单元的BRAM的A口用于写入DDR读出的数据，B口用于读出数据至下一步操作端；所述缓存控制单元用于控制上述三个单元的执行过程。本发明在大容量、实时性要求较高的系统可以提高程序执行效率，降低误码率。

公开(公告)号：CN117667763A

公开(公告)日：2024-03-08

申请号：CN202311641798.3

申请日：2023-12-01

Applicant: 北斗智谷(北京)安全技术有限公司

Inventor： 郭明强

IPC: G06F12/0871 ,  G06F12/0811

Abstract: 本申请实施例提供了一种数据处理方法、装置、电子设备和可读存储介质，涉及计算机技术领域，在接收到目标数据之后，本申请实施例可以轮询设备内存中各分配内存块，以查找处于空闲状态的目标内存块并通过预先设置的锁定指令进行抢占，然后可以基于目标内存块和预定线程对目标数据执行预定处理流程。其中，由于分配内存块为目标数据对应的应用程序私有化的内存块，因此，通过本申请实施例，可以使得应用程序在运行过程中不被其他程序所干扰，有效提高了应用程序的性能和数据处理的能力。

公开(公告)号：CN117667213A

公开(公告)日：2024-03-08

申请号：CN202311340987.7

申请日：2019-03-13

Applicant: 英特尔公司

Inventor： R·贝拉 ,  A·V·诺丽 ,  S·萨布拉蒙尼 ,  H·王

IPC: G06F9/38 ,  G06F12/0842 ,  G06F12/084 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0875

Abstract: 一种用于自适应空间加速预取的装置和方法。例如，装置的一个实施例包括：执行电路，用于执行指令并处理数据；第2级(L2)高速缓存，用于存储数据的至少部分；以及预取器，用于在预期执行单元需要数据来执行指令中的一条或多条指令的情况下将数据从存储器子系统预取到L2高速缓存，该预取器包括缓冲器，该缓冲器用于存储一个或多个被预取的存储器页或该一个或多个被预取的存储器页的多个部分以及指示对一个或多个被预取的存储器页的访问的检测到的型式的签名数据；其中，该预取器用于基于签名数据来预取一个或多个高缓存行。

公开(公告)号：CN116244216B

公开(公告)日：2024-03-01

申请号：CN202310264826.8

申请日：2023-03-17

Applicant: 摩尔线程智能科技(北京)有限责任公司

Inventor： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC: G06F12/0811 ,  G06F9/50

Abstract: 本公开涉及一种缓存控制方法、装置、缓存行结构、电子设备和存储介质。所述方法包括：对于任一缓存行，从所述缓存行的持久位中，获取所述缓存行的持久属性，其中，所述持久位为用于标记所述缓存行中的缓存数据的持久属性的标志位，所述持久属性包括持久性或者非持久性；基于所述持久属性，控制所述缓存数据的有效期。

公开(公告)号：CN117609109A

公开(公告)日：2024-02-27

申请号：CN202311713977.3

申请日：2020-09-09

Applicant: 英特尔公司

Inventor： N·侯卡尔 ,  A·库马

IPC: G06F12/0811 ,  G06F9/30

Abstract: 公开了灵活高速缓存分配技术的基于优先级的高速缓存行驱逐算法。系统包括：具有多个通道的末级高速缓存(LLC)，每个通道被分配给多个优先级中的一个，每个优先级具有所指定的要占据的最少通道和最多通道；高速缓存控制电路(CCC)，用于：如果存在任何无效CL，则将具有请求方优先级的传入高速缓存行(CL)存储到无效CL；否则，当请求方优先级为最低优先级且具有一或更大的占用时，或当占用处于最大值时，驱逐具有请求方优先级的最近最少使用的(LRU)CL；否则，当占用在最小值与最大值之间时，驱逐具有请求方优先级或更低优先级的LRU CL；否则，当占用小于最小值时，如果存在具有更低优先级的任何LRU CL，则驱逐之；否则，驱逐具有更高优先级的LRU CL。

公开(公告)号：CN117555785A

公开(公告)日：2024-02-13

申请号：CN202311520749.4

申请日：2023-11-15

Applicant: 长三角集成电路工业应用技术创新中心 ,  江苏集萃集成电路应用技术管理有限公司 ,  江苏集萃集成电路应用技术创新中心有限公司

Inventor： 姚力 ,  张家钧

IPC: G06F11/36 ,  G06F9/38 ,  G06F12/0811 ,  G06F12/0875

Abstract: 本申请公开基于DSP核心的硬件调试方法，涉及DSP处理器领域，在DSP核心上接入debug调试模块，DSP核心包括级联的Cache存储单元、取址译码单元、计算单元和寄存单元；debug调试模块通过调试接口依次连接流水线结构的各个单元；debug调试模块根据目标调试模式从Cache存储单元中读取编译器生成的原始指令组，并对原始指令组进行指令替换；DSP核心基于替换后生成的调试指令执行和处理；debug调试模块通过目标调试接口访问并读取目标单元，获取目标单元对调试指令的执行状态和数据处理结果，确定程序段起始点至终止点的时间计数值和Cache失效计数值。