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公开(公告)号：CN113298245A
公开(公告)日：2021-08-24
申请号：CN202110631644.0
申请日：2021-06-07
Applicant: 中国科学院计算技术研究所
Abstract: 本发明实施例提供了一种基于数据流架构的多精度神经网络计算装置，包括：微控制器以及与之连接的PE阵列，PE阵列的每个PE中配置有原始精度和精度低于原始精度的多种低精度的计算部件，精度越低的计算部件中配置越多并行的乘法累加器以充分利用片上网络带宽，为每个PE中每种低精度的计算部件配置充足的寄存器以避免数据溢出；所述微控制器被配置为：响应于对特定卷积神经网络的加速请求，控制PE阵列中与所述特定卷积神经网络精度匹配的原始精度或者低精度的计算部件执行相应的卷积操作中的运算并将中间计算结果存储至相应的寄存器。从而可以为不同精度的卷积神经网络进行加速，降低计算时延和能耗，提高用户体验。
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公开(公告)号：CN110211618B
公开(公告)日：2021-08-24
申请号：CN201910505407.2
申请日：2019-06-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于区块链的处理装置及方法，该装置包括：阻变存储器，其包括用于存储待处理的随机数的多个存储单元，以及用于读出或者写入数据位的字线和位线；字线控制逻辑，用于控制阻变存储器中字线的选通；位线控制逻辑，用于控制阻变存储器中位线的选通；数据获取单元，其连接到所述阻变存储器并用于从阻变存储器中接收所选通的字线上的随机数的一个或者多个数据位的输出，获得由所述字线选通的随机数的数据位的叠加值；计算及控制单元，被配置为根据数据获取单元生成的随机数数据位的叠加值进行随机数的筛选，获得随机数有效组。本发明可以减少CPU处理的数据的范围和数据量、对访存带宽的需求、计算负载、功耗，提高区块链应用处理能力。
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公开(公告)号：CN113225241A
公开(公告)日：2021-08-06
申请号：CN202110417613.5
申请日：2021-04-19
Applicant: 中国科学院计算技术研究所
IPC: H04L12/42 , H04L29/08 , H04L12/801
Abstract: 本发明提出一种面向环形数据报文网络的数据传输拥塞控制方法和系统，包括主动拥塞控制技术方案，主动划定虚拟链路的最大可用带宽，使得多条虚拟链路最大化利用链路带宽的同时避免节点拥塞；以及处理链路争用的技术方案，利用计数器实现一段时间内同一节点中不同虚拟链路对发送端口TX的加权平均占用，防止链路争抢。
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公开(公告)号：CN112114875A
公开(公告)日：2020-12-22
申请号：CN202010876462.5
申请日：2020-08-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/30
Abstract: 提供一种超导并行寄存器堆装置，该装置包括N个寄存器组，其中N为大于等于2的整数，该N个寄存器组分别包括用于接收数据输入的数据输入端，用于接收写数据地址的写地址输入端，用于接收写使能信号的写使能端，用于接收时钟信号的时钟输入端，用于接收读数据地址的读地址输入端以及用于将数据输出的数据输出端；其中，该N个寄存器组的数据输入端连接在一起，该N个寄存器组的写地址输入端连接在一起，以及该N个寄存器组的写使能端连接在一起。
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公开(公告)号：CN112036551A
公开(公告)日：2020-12-04
申请号：CN202010995617.7
申请日：2020-09-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种一种卷积神经网络的加速方法，其特征在于，包括：步骤1、根据权值大小对权重矩阵进行降序排列，并记录降序排列前的权值索引；步骤2、利用降序排列后的权重矩阵与特征矩阵进行乘累加运算；步骤3、判断所述乘累加运算的结果是否小于零，如是，则结束运算，如否，则继续步骤2的运算，直至得出最后运算结果。本发明能够有效减少卷积神经网络中的无效计算，一方面可以提高神经网络的计算速度，提高加速器、芯片的性能；另一方面，无效计算的减少还能降低芯片的能耗。
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Patent Agency Ranking
公开(公告)号：CN111950215A
公开(公告)日：2020-11-17
申请号：CN202010703091.0
申请日：2020-07-21
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成面向超导RSFQ电路的多扇出时钟信号的方法，其中N是扇出时钟信号的数量，N个扇出时钟信号的每一个与从时钟源点到时钟端点所经过的由SPL构成的分支路径相对应，由SPL构成的分支路径构成SPL树，所述方法包括：建立高度P为1的SPL树，将其存入集合R；根据N计算SPL树的最大高度Pmax；自底向上逐层建立SPL树，每次迭代P增加1，直到P>Pmax，并将所得到的SPL树存入集合R中；选择所述集合R中叶节点数为N的树构成最优解；根据所述最优解确定多扇出时钟信号的由SPL构成的分支路径；其中，高度为P的树是由所述集合R中高度为P-1的子树组成的。
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公开(公告)号：CN110008436A
公开(公告)日：2019-07-12
申请号：CN201910171401.6
申请日：2019-03-07
Applicant: 中国科学院计算技术研究所
IPC: G06F17/14
Abstract: 本发明涉及一种基于数据流架构的快速傅里叶变换方法、系统和存储介质，包括：从X个源操作数中按照码位倒置顺序载入2(log2X-log2Y)个源操作数和旋转因子，Y为处理单元数，以在处理单元本地完成log2X-log2Y层蝶形运算，得到运算结果；设运算层数Q＝1；将Y个处理单元标号分别对应1至Y，保存各处理单元与标号的对应关系构成序列表，序列表中有标识位，初始化所有处理单元标识位都为true；在序列表中选择标号最小且标识位为true的处理单元PEi，将其与编号为i+2Q-1的处理单元构成交换对，并将交换对中两个PE的标志位更改为false；直到所有处理单元标识位均为false，各交换对包括的处理单元间交换运算结果以完成一层蝶形运算，Q自加1；直到Q为log2X时输出运算结果。
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公开(公告)号：CN106339350B
公开(公告)日：2019-01-11
申请号：CN201610711933.0
申请日：2016-08-23
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: G06F15/173
Abstract: 本发明适用于计算机技术领域，提供了一种众核处理器片上访存距离优化的方法及其装置，所述方法包括如下步骤：步骤1，当存储控制器在所述众核处理器片上n*n拓扑结构的边上时，查找所述n*n拓扑结构中离所述存储控制器距离最近的顶点；步骤2，判断(n‑1)能否被3整除，若能，则增加一条连线连接所述顶点及其所在对角线((0，0)，(n‑1,n‑1))2/3的第一节点；若不能，则判断连接对应(,)的第一节点或(,)的第一节点的收益，并根据所述收益选择其中一个第一节点连接所述顶点；步骤3，将所述存储控制器与所述顶点连接。借此，本发明实现了有效减少节点和访存控制器之间的距离，从而减低众核处理器片片上网络的访存延迟。
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公开(公告)号：CN103729248B
公开(公告)日：2017-12-15
申请号：CN201210392519.X
申请日：2012-10-16
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/50
CPC classification number: G06F9/5088 , G06F9/4881
Abstract: 本发明公开了一种基于缓存感知的确定待迁移任务的方法，包括：根据每一个处理器核的负载确定源处理器核和目标处理器核；监测源处理器核和目标处理器核中的每一个任务的缓存失效次数和执行的指令数，得到源处理器核和目标处理器核中的每一个任务的千条指令缓存失效次数；得到源处理器核和目标处理器核的平均千条指令缓存失效次数；根据源处理器核的平均千条指令缓存失效次数和目标处理器核的平均千条指令缓存失效次数确定从所述源处理器核向所述目标处理器核迁移的任务。根据本发明实施例的确定待迁移任务的方法，可以让操作系统感知程序的行为，从而在任务迁移时选择更加合理的任务。本发明还公开了一种基于任务感知确定待迁移任务的装置。
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公开(公告)号：CN103729166B
公开(公告)日：2017-04-12
申请号：CN201210382173.5
申请日：2012-10-10
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明提供一种程序的线程关系确定方法、设备及系统，包括：检测系统中的第一线程发生由第一处理器至第二处理器的迁移，第一线程为第一处理器执行的目标并行程序中的一个线程，迁移到第二处理器后的第一线程作为第二线程；确定第一线程和第二线程之间的序关系。从而实现对操作系统调度而引起的同一软件线程在不同处理器上迁移的确认，进而可以确定线程迁移前后的序关系，并提高了并行程序调试的准确性。
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