基于主控备份的高速串行数据传输装置

    公开(公告)号:CN118158024A

    公开(公告)日:2024-06-07

    申请号:CN202410573644.3

    申请日:2024-05-10

    IPC分类号: H04L12/40 H04L25/02

    摘要: 本申请实施例提供一种基于主控备份的高速串行数据传输装置,涉及数字信息的传输技术领域,所述装置包括:主控节点、第一选择开关、第二选择开关和第一定向耦合器;所述主控节点的第一端口与所述第一选择开关的第二端口相连,所述第一选择开关的第一端口与所述第一定向耦合器的第一端口相连,所述第一选择开关的第三端口与所述第二选择开关的第三端口相连,所述第二选择开关的第二端口与所述第一定向耦合器的第三端口相连。本申请实施例提供的基于主控备份的高速串行数据传输装置,通过设置第一选择开关和第二选择开关,可以在主控节点出现故障时,断开原来的主控节点,将第一从节点切换到原主控节点的连接位置,起到备份保障的作用。

    多协议交互通信方法、装置、设备、存储介质和产品

    公开(公告)号:CN117914957A

    公开(公告)日:2024-04-19

    申请号:CN202311777911.0

    申请日:2023-12-21

    IPC分类号: H04L69/08 H04L69/22

    摘要: 本申请涉及一种多协议交互通信方法、装置、设备、存储介质和产品。方法包括:获取预设通信规则,其中,预设通信规则用于表征不同通信协议对应的消息转换规则;通过第一接口获取与第一通信协议对应的第一消息;根据预设通信规则和第一消息确定第二通信协议对应的目标消息数据,通过第二接口发送目标消息数据,以实现多协议的交互通信,其中,目标消息数据用于确定第二通信协议对应的第二消息。采用本方法可以提高多协议交互通信的效率,还可以通过扩展多种不同类型的通信协议,扩展多种不同通信协议之间的复杂通信进程,提高方法的可移植性和复用性。

    FPGA软件仿真测试方法、装置、电子设备及存储介质

    公开(公告)号:CN117785660A

    公开(公告)日:2024-03-29

    申请号:CN202311577138.3

    申请日:2023-11-23

    IPC分类号: G06F11/36

    摘要: 本发明提供一种FPGA软件仿真测试方法、装置、电子设备及存储介质,涉及FPGA技术领域,该方法包括:获取被测FPGA软件的外部接口信息和测试环境设计方案信息;外部接口信息包括外部对象的不同信号分别对应的测试环境需求信息,测试环境设计方案信息包括主流程信息、串行/并行运行事件信息、输入/输出监控时机信息、预期输出与实际输出自动比对信息、输入信号数据要求信息、参数选取信息中的一项或多项;基于外部接口信息、测试环境设计方案信息和Testbench框架文件,生成被测FPGA软件的Testbench文件;基于Testbench文件,通过仿真软件执行被测FPGA软件的仿真测试。

    高速串行数据传输装置
    65.
    发明授权

    公开(公告)号:CN117033294B

    公开(公告)日:2024-03-15

    申请号:CN202311303735.7

    申请日:2023-10-10

    发明人: 谈树峰

    IPC分类号: G06F13/42 G06F13/38

    摘要: 本申请实施例提供一种高速串行数据传输装置,涉及数字信息的传输技术领域,所述装置包括:主控节点、功分器和从总线;所述从总线包括匹配式开关、定向耦合器和与定向耦合器相连的从节点;所述主控节点连接所述功分器的主端口,所述功分器的分端口连接所述匹配式开关的第一端口。本申请实施例提供的高速串行数据传输装置,通过使主控节点连接功分器的主端口,功分器的分端口连接从总线,形成N路分总线汇总的高速网络结构,从而保证了主控节点可以设置在总线的任意位置,突破了主控节点只能设置在一端尽头的限制。

    芯片及芯片控制方法
    67.
    发明公开

    公开(公告)号:CN117590897A

    公开(公告)日:2024-02-23

    申请号:CN202311574513.9

    申请日:2023-11-23

    IPC分类号: G06F1/10

    摘要: 本申请涉及一种芯片及芯片控制方法。所述芯片包括采样模块,采样模块用于接收目标芯片发送的芯片反馈时钟及输入数据,基于芯片反馈时钟确定接收时钟,基于接收时钟对所述输入数据进行采样,得到采样数据,并将采样数据发送至目标模块。其中,接收时钟和芯片反馈时钟的相位差为预设相位差,且预设相位差是根据芯片的建立时间及保持时间确定的。采用本芯片能够提高在目标芯片超频的情况下主控芯片采集数据的稳定性。

    数据收发电路、系统和方法

    公开(公告)号:CN117319125B

    公开(公告)日:2024-02-20

    申请号:CN202311600128.7

    申请日:2023-11-28

    IPC分类号: H04L12/40 H04B3/04 H04B1/401

    摘要: 本申请涉及一种数据收发电路、系统和方法。本申请的数据传输采用单根线缆,主控节点和各从节点均设置有数据收发电路,且数据收发电路包括协议处理模块和驱动模块,其中,协议处理模块用于根据总线传输的操作指令,切换至数据接收通道或数据发送通道,信号处理单元用于对接收的数据进行均衡处理、对发送的数据进行加重处理。本申请采用单根线缆实现高速总线的数据收发,并控制信号收发的时序,避免了各从节点产生的信号反射带来的信号完整性问题;对收发的数据进行加重和均衡处理,也提高了传输距离。

    耦合模块、数据传输装置和切换方法

    公开(公告)号:CN117319124B

    公开(公告)日:2024-02-06

    申请号:CN202311598723.1

    申请日:2023-11-28

    IPC分类号: H04L12/40 H03K19/0175

    摘要: 本申请涉及一种耦合模块、数据传输装置和切换方法。所述模块包括:定向耦合器、切换单元和第一电阻;所述定向耦合器,其第一端与总线的线缆连接,第二端与所述切换单元的输入端连接,第三端与至少一个从节点连接;所述切换单元,其第一输出端与总线的线缆连接,第二输出端与所述第一电阻串联连接;所述切换单元的控制端接入外部输入的电压信号,并根据所述电压信号将所述切换单元的输出通道切换至第一输出端或第二输出端。本申请通过在耦合模块中设置与定向耦合器和从节点电气连接的切换单元,在总线上有定向耦合器和从节点脱落时,自动匹配总线的电阻,以避免总线上的信号因缺少终端电阻而产生严重的反射,导致剩余总线不能正常工作的情况发生。