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公开(公告)号：CN115620794B
公开(公告)日：2023-03-21
申请号：CN202211442462.X
申请日：2022-11-18
申请人： 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司 , 国家电网有限公司
摘要： 本发明涉及芯片技术领域，具体公开了一种快速存储器的测试方法及测试装置、存储介质、芯片，其中，快速存储器包括非易失性寄存器存储阵列，测试方法包括：按照预设规则对快速存储器的校准参数进行处理得到校准值，其中，校准参数是对快速存储器进行校准获得的；将校准值写入非易失性寄存器存储阵列，以在快速存储器上电复位时从非易失性寄存器存储阵列中读出校准值，并根据预设规则对校准值进行校验以识别校准参数是否正确。由此，实现了对校准参数的校验功能，避免了因非易失性寄存器存储阵列的可靠性问题导致校准参数出错，进而产生不良后果的问题，有效提高了快速存储器的整体可靠性。
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公开(公告)号：CN115794477A
公开(公告)日：2023-03-14
申请号：CN202310054470.5
申请日：2023-02-03
申请人： 北京智芯微电子科技有限公司 , 北京大学
摘要： 本发明公开了一种程序的时间约束方法、装置、芯片、电子设备及存储介质。程序包括目标代码块、设于目标代码块的开始位置的第一时间约束指令和设于目标代码块的结束位置的时间检测指令，方法包括：执行第一时间约束指令，得到目标代码块的最大允许执行时长；执行目标代码块；执行时间检测指令，以在基于最大允许执行时长确定目标代码块执行超时时，进行超时异常提醒。由此，能够及时进行目标代码块的超时提醒，更合理且高效地实现资源的调度，以保证不同关键级别的任务都能够满足时间约束，提升了时序控制的精确度。
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公开(公告)号：CN115756609A
公开(公告)日：2023-03-07
申请号：CN202211468314.5
申请日：2022-11-22
摘要： 本发明公开了一种寄存器堆的校验装置、校验结构、处理器、写操作及读操作方法，寄存器堆设置有写端口，写端口接收写索引信号、写数据；装置包括：针对写端口设置的校验位生成电路；校验位生成电路的数量大于一个，且小于等于写端口的数量；其中，写端口传递写数据至校验位生成电路，校验位生成电路对写数据进行计算，得到第一校验位数据；其中，第一校验位数据用于与写数据进行拼接，以构成能够写入至写索引信号对应的写目标寄存器中的写目标数据。由此基于寄存器堆的每个写端口设置一套校验位生成电路，在不影响寄存器堆正常功能的情况下，使所有寄存器能够复用较少的校验位生成电路，可以有效节省电路资源。
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公开(公告)号：CN115620794A
公开(公告)日：2023-01-17
申请号：CN202211442462.X
申请日：2022-11-18
申请人： 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司 , 国家电网有限公司
摘要： 本发明涉及芯片技术领域，具体公开了一种快速存储器的测试方法及测试装置、存储介质、芯片，其中，快速存储器包括非易失性寄存器存储阵列，测试方法包括：按照预设规则对快速存储器的校准参数进行处理得到校准值，其中，校准参数是对快速存储器进行校准获得的；将校准值写入非易失性寄存器存储阵列，以在快速存储器上电复位时从非易失性寄存器存储阵列中读出校准值，并根据预设规则对校准值进行校验以识别校准参数是否正确。由此，实现了对校准参数的校验功能，避免了因非易失性寄存器存储阵列的可靠性问题导致校准参数出错，进而产生不良后果的问题，有效提高了快速存储器的整体可靠性。
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公开(公告)号：CN115048899B
公开(公告)日：2023-01-03
申请号：CN202210960748.0
申请日：2022-08-11
申请人： 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F30/392 , H03M1/12
摘要： 本申请提供一种模数转换器的电路结构、模数转换器及芯片。模数转换器的电路结构包括：第一版图区，包括多个电容模块及电容信号线，电容信号线用于连接多个电容模块；环绕第一版图区的第二版图区，包括多个传输模块、多个数字模块及连接多个数字模块的数字信号线，电容模块通过传输模块与数字模块连接；其中：外部的模拟信号经传输模块进入数字模块后转换为数字信号，数字信号经传输模块进入电容模块处理后输出。本申请的模数转换器的电路结构、模数转换器及芯片通过第二版图区环绕第一版图区，以使第二版图区形成抗干扰屏障，保护位于第一版图去的电容模块处理的信号不受干扰，使模数转换器输出的测量读数具有较高的精度。
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公开(公告)号：CN114914237A
公开(公告)日：2022-08-16
申请号：CN202210845626.7
申请日：2022-07-19
申请人： 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司 , 国家电网有限公司
IPC分类号： H01L27/02 , G06F30/392 , G06F30/394
摘要： 本申请涉及集成电路芯片设计领域，提供一种ROMKEY单元的版图结构、芯片版图布局方法及芯片。所述ROMKEY单元的版图结构，包括第一逻辑版图区和第二逻辑版图区，第一逻辑版图区和第二逻辑版图区设置有各自的逻辑输出端，第一逻辑版图区的逻辑输出端和第二逻辑版图区的逻辑输出端的上方均覆盖金属带；第一逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第一逻辑功能；或者，第二逻辑版图区的逻辑输出端通过连接孔与金属带连接，以实现第二逻辑功能。本申请结构简单灵活、适配性强，可适用于各类工艺制程领域；在对芯片改版设计时如需更新ROMKEY密钥或ROMCODE，仅修改一层光罩掩模版即可实现不同的逻辑输出。
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公开(公告)号：CN114047956B
公开(公告)日：2022-04-19
申请号：CN202210046744.1
申请日：2022-01-17
申请人： 北京智芯微电子科技有限公司
IPC分类号： G06F9/38
摘要： 本发明涉及处理器领域，提供一种处理器指令多发射方法、双发射方法、装置及处理器。所述处理器指令多发射方法包括：判断待处理的连续N条指令执行时需要的资源是否冲突，其中N为大于等于3的整数；在确定待处理的N条指令执行时需要的资源不冲突的情况下，在同一个时钟周期内发射待处理的第一条指令至第N条指令。本发明通过判断待处理的多条指令执行所需要的资源是否冲突来确定是否多发射指令，在资源不冲突的情况下多发射指令，处理器只需要一套执行单元，在不增加额外的执行单元的情况下实现指令多发射，提升处理器执行效率。
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公开(公告)号：CN114047956A
公开(公告)日：2022-02-15
申请号：CN202210046744.1
申请日：2022-01-17
申请人： 北京智芯微电子科技有限公司
IPC分类号： G06F9/38
摘要： 本发明涉及处理器领域，提供一种处理器指令多发射方法、双发射方法、装置及处理器。所述处理器指令多发射方法包括：判断待处理的连续N条指令执行时需要的资源是否冲突，其中N为大于等于3的整数；在确定待处理的N条指令执行时需要的资源不冲突的情况下，在同一个时钟周期内发射待处理的第一条指令至第N条指令。本发明通过判断待处理的多条指令执行所需要的资源是否冲突来确定是否多发射指令，在资源不冲突的情况下多发射指令，处理器只需要一套执行单元，在不增加额外的执行单元的情况下实现指令多发射，提升处理器执行效率。
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公开(公告)号：CN118301142A
公开(公告)日：2024-07-05
申请号：CN202410368897.7
申请日：2024-03-28
申请人： 北京智芯微电子科技有限公司
摘要： 本发明涉及通信领域，公开一种新版本软件的下载方法、升级方法及其系统。应用于远程通信装置的下载方法包括：按照预设下载次数逐次下载新版本软件中的多个文件；在一次下载未完成且出现异常下载情况的情况下，重新连接到新版本服务器；以及在下载标识处于第一状态且已下载次数的文件大小小于新版本软件的文件大小的情况下，以已下载次数的文件大小为偏移量继续下载新版本软件。本发明在下载过程异常时，可以已下载文件大小为偏移量继续在线下载新版本软件，而不受异常情况的影响；并在升级过程异常时，若远程通信装置处于升级状态且升级次数未满足预设升级次数，则从备区记载新版本软件，从而可有效地解决软件升级过程中出现的异常情况。
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公开(公告)号：CN116886536A
公开(公告)日：2023-10-13
申请号：CN202311075824.0
申请日：2023-08-24
申请人： 北京智芯微电子科技有限公司
IPC分类号： H04L41/082 , H04L41/083
摘要： 本发明公开了一种节点升级方法、系统、装置、计算设备和存储介质。该节点升级方法应用于代理节点，包括：接收各子节点上报的缺包信息，该缺包信息用于指示代理节点的子孙节点的升级包缺失情况，并对缺包信息进行更新，将更新后的缺包信息上报至父节点，以使父节点逐级上报至主节点并由主节点进行补包，且在逐级上报的过程中逐级更新缺包信息；在确定各子节点均完成升级包接收的情况下，向各子节点下发升级指令，以指示各子节点升级。如此，代理节点将缺包信息汇聚并逐级上报至主节点，能够减少网络中的传输数据量，提高缺包信息的上报效率，再由主节点进行补包，则重复的升级包可以被快速补充，提高了补包效率，进而提高了节点的升级效率。
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