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公开(公告)号：CN108345792A
公开(公告)日：2018-07-31
申请号：CN201711360110.9
申请日：2017-12-15
申请人： 清华大学无锡应用技术研究院
摘要： 本发明提供了一种处理器输入输出操作的处理方法、处理装置及系统，该处理方法应用于输入输出记录装置。所述输入输出记录装置设置于处理器CPU与外设之间，用于记录所述CPU与所述外设之间的数据读写操作。所述处理方法包括：确定是否有所述CPU发起的读操作响应数据包到达所述输入输出记录装置；当有所述CPU发起的读操作响应数据包到达时，将所述CPU发起的读操作响应数据包及其之前到达所述输入输出记录装置的所述外设发起的数据读写操作的数据包发送至所述CPU。本发明通过控制输入输出记录装置对缓存在其中的数据包的发送时机，能够保证处理器CPU发起的读操作事件与该外设发起的数据读写操作事件不错序，并且可以避免出现死锁问题。
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公开(公告)号：CN108345563A
公开(公告)日：2018-07-31
申请号：CN201710559718.8
申请日：2017-07-10
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F15/78
摘要： 本公开实施例提供了可重构计算阵列的配置方法和系统。所述可重构计算阵列包括多个算子，对所述可重构计算阵列进行配置包括对所述可重构计算阵列中的算子进行配置，所述方法包括：从控制寄存器读取算法索引值，所述算法索引值指示用于对所述可重构计算阵列进行配置的信息；获取与所述算法索引值相对应的至少一个第一索引值，所述第一索引值对应于一种算子配置信息；根据所述至少一个第一索引值，获取相应的算子配置信息；以及根据所获取的算子配置信息对所述多个算子中的相应的算子进行配置。利用本公开实施例，能够提高可重构计算阵列的配置效率。
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公开(公告)号：CN105760784A
公开(公告)日：2016-07-13
申请号：CN201610097052.4
申请日：2016-02-22
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F21/72
CPC分类号： G06F21/72
摘要： 本发明公开了一种多元化配置信息压缩方法及装置，其中，该方法包括：对密码算法进行规划并生成密码算法对应的数据流图；根据数据流图的重复特性提取公因子，并确定公因子的公因子冗余度；根据可重构密码处理器硬件特性和公因子冗余度对数据流图进行子图划分；以及根据划分后的子图的结构特征信息和互联特征信息确定配置压缩方式，并通过配置压缩方式对子图所对应的可重构运算单元的配置信息和互联的配置信息进行压缩配置。该方法结合密码算法的计算特征来选择配置信息压缩方式，并基于所选择的配置信息压缩方式对配置信息进行压缩，去除冗余的配置信息，进而可提高可重构密码处理器的执行效率。
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公开(公告)号：CN105656619A
公开(公告)日：2016-06-08
申请号：CN201610074012.8
申请日：2016-02-02
申请人： 清华大学无锡应用技术研究院
CPC分类号： H04L9/0631 , H04L63/1441
摘要： 本发明公开了一种AES加密方法和基于及的抗功耗攻击方法，AES加密方法包括：对明文数据进行分组；将轮函数的输入与扩展的密钥进行异或操作；使用8位输入、32位输出的S盒进行数据替换；通过S盒输出的32位数据进行移位；对行移位操作输出的32位数据对应地进行异或操作；对扩展密钥进行异或；使用8位输入、8位输出的S盒进行数据替换；与扩展密钥进行异或；输出密文数据。本发明具有如下优点：加密方法中各个操作主要所需的操作只有查表、移位和异或，这在逻辑实现上是较为简单且高效的。抗功耗攻击方法带有列混淆，抗功耗攻击效果好。
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公开(公告)号：CN105447414A
公开(公告)日：2016-03-30
申请号：CN201510690005.6
申请日：2015-10-21
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F21/72
CPC分类号： G06F21/72
摘要： 本发明公开了一种可重构密码处理器，其特征在于，包括：配置模块，用于获取配置参数并进行分配；传输模块，用于根据分配的配置参数发送待处理数据；处理模块，用于得到处理数据，并至传输模块进行输出，处理模块包括：阵列运算缓存，用于存放中间数据与交互数据；可重构阵列，用于实现运算，每个可重构单元具有令牌驱动使能端，以获取令牌使能；异步驱动使能网络，用于根据分配的配置参数得到令牌使能网络，从而提供运算的数据跳转运输方式完成所述可重构阵列的驱动，以控制可重构密码处理器进入相应工作模式。本发明实施例的可重构密码处理器，通过令牌使能驱动执行过程，从而提高了灵活性和执行性能，降低了功耗，更好地保证安全性和可靠性。
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公开(公告)号：CN105224286A
公开(公告)日：2016-01-06
申请号：CN201510587342.2
申请日：2015-09-15
申请人： 清华大学无锡应用技术研究院
IPC分类号： G06F9/30
摘要： 本发明公开了一种用于可重构密码处理器的缓存装置，包括：数据加载模块，用于根据配置信息和输入的FIFO数据进入对应的工作模式，以将FIFO数据发送给至少一个数据通道；通道次序记录缓存，用于记录FIFO数据送入每个数据通道的输入次序；输出数据管理模块，用于根据输入次序输出处理模块输出的FIFO数据；中间数据和反馈控制模块，用于根据中间数据进入对应的工作模式，以对需要进一步处理的中间数据进行缓存，以及对阵列配置所需的中间数据进行缓存。根据本发明实施例的缓存装置可以满足密码算法所需的不同类型数据的缓存，提高并行运算能力，很好地满足分组密码算法在可重构密码处理器上的高效实现。
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公开(公告)号：CN113744719B
公开(公告)日：2024-08-06
申请号：CN202111032297.6
申请日：2021-09-03
申请人： 清华大学
IPC分类号： G10L15/02 , G10L15/06 , G10L21/0272
摘要： 本说明书实施例提供一种语音提取方法、装置及设备。所述方法包括：获取混合语音样本数据；所述混合语音样本数据中包括噪声信号、干扰语音信号、混响信号中的至少一种和目标语音信号；利用所述混合语音样本数据训练预设语音分离模型，得到预训练语音分离模型；基于所述预训练语音分离模型构建策略网络和评估网络；所述策略网络和评估网络对应有网络参数；基于所述网络参数确定目标量化策略；利用目标量化策略更新所述预训练语音分离模型得到语音提取模型；利用所述语音提取模型从待处理语音数据中提取目标对象语音信号。上述方法减小了语音提取模型的规模，进而快速有效地对单通道语音中的目标对象的语音实现了分离。
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公开(公告)号：CN112540743B
公开(公告)日：2024-05-07
申请号：CN202011520746.7
申请日：2020-12-21
申请人： 清华大学
摘要： 本发明公开了一种面向可重构处理器的有无符号乘累加器及方法，其中该乘累加器包括：符号位处理单元，用于根据标志位判断要进行有符号或无符号运算，根据被加数判断要进行乘法或乘累加运算；根据判断结果对被乘数、乘数、被加数进行符号位处理；编码单元，用于对经过符号位处理的乘数进行编码产生Booth‑4编码信号；部分积产生单元，用于根据编码信号对经过符号位处理的被乘数进行部分积运算，得到多个部分积；部分积及进位确定单元，用于对多个部分积及经过符号位处理的被加数进行压缩，得到一个部分积和进位；结果处理单元对一个部分积和进位进行累加，得到有无符号乘或乘累加结果。本发明可以实现高能效、快速和灵活的有无符号乘累加。
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公开(公告)号：CN117494774A
公开(公告)日：2024-02-02
申请号：CN202311308175.4
申请日：2023-10-10
申请人： 清华大学
摘要： 本申请涉及一种基于存算一体架构的数据处理方法，所述方法包括：在存储器的任一运算阵列中，对多个激活值进行稀疏编码处理得到多个编码结果，通过运算阵列中的多条运算线路对多个编码结果进行逻辑运算，并在运算过程中，对多条运算线路进行负载平衡处理。本方法通过对输入的激活值进行稀疏编码，利用稀疏编码固有的比特级稀疏对乘加运算进行加速，一定程度上放大稀疏度且减少了部分积的数量，从而提高了加法树在进行累加时的运算速率。由于稀疏编码存在固有的负载不平衡问题，本方法对运算线路进行了负载平衡处理，可以将数据分摊到多条运算线路，从而提高整体的并发处理能力，使得计算周期进一步减少，提升了存算一体架构的运算效率。
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公开(公告)号：CN111415003B
公开(公告)日：2023-09-22
申请号：CN202010105871.5
申请日：2020-02-20
申请人： 清华大学
IPC分类号： G06N3/063 , G06N3/084 , G11C11/409 , G06T1/20 , G06F11/30
摘要： 本发明提供一种面向神经网络加速芯片的三维堆叠存储优化方法及装置，其中，该方法包括：采用小批量拆分技术，优化神经网络训练的数据流，调整训练中各种数据的生存时间；根据各种数据的生存时间，将数据映射到逻辑分区上；根据逻辑分区的平均功耗和物理分区的热学特性，将逻辑分区映射到物理分区上；根据映射结果，得到三维堆叠存储器各个物理分区的温度；根据各个物理分区的温度，优化各个物理分区的刷新频率。上述技术方案实现了考虑数据的生存时间和物理分区的温度优化各个物理分区的刷新频率，减少了用于神经网络训练加速芯片的三维堆叠存储器的一些不必要的刷新次数，进而降低了该存储器的刷新功耗和最高温度，提高了其寿命和稳定性。
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