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公开(公告)号：CN102075177B
公开(公告)日：2012-12-12
申请号：CN201010603935.0
申请日：2010-12-24
申请人： 苏州华芯微电子股份有限公司
IPC分类号： H03K19/08
摘要： 本发明采用双环(内环和外环)来产生合适的死区时间的非交叠信号，以此得到合适的死区时间。内环中，由与非门和或非门通过逻辑运算实现，避免最后一级驱动管存在同时导通的状态；同时外环中，采用内环中产生的非交叠信号的适当时延作为反馈信号进一步控制内环信号，得到合适的死区时间的非交叠信号。本发明在两个闭环系统中用数字信号控制非交叠信号的死区时间，电路简单且容易调试，可靠性高。
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公开(公告)号：CN102487278A
公开(公告)日：2012-06-06
申请号：CN201010587002.7
申请日：2010-12-01
申请人： 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
发明人： 叶俊文
IPC分类号： H03K19/08
摘要： 一种低漏电的输出入电路与相关装置。输出入电路在接垫与供应电源间设置一阻抗路径；此阻抗路径旁路于接垫的信号路径，并设有一开关电路。根据输出入电路供应电源与接垫间的电压大小关系，开关电路选择性地导通阻抗路径。当输出入电路的供应电源正常供电时，开关电路导通阻抗路径而在接垫与供应电源间提供拉升电阻。当供应电源停止供电而使其电压小于接垫电压时，开关电路停止导通阻抗路径以有效减少接垫漏电。
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公开(公告)号：CN101917184B
公开(公告)日：2012-02-22
申请号：CN201010260135.3
申请日：2010-08-19
申请人： 中国航空工业第六一八研究所
IPC分类号： H03K19/08
摘要： 本发明属于航空电子技术，涉及对四余度离散信号综合电路的改进。它由第一三极管开关电路[1]至第四三极管开关电路[4]共四个电路结构相同的三极管开关电路组成。第一三极管开关电路[1]的输出端与第三三极管开关电路[3]的输出端并联后与第二三极管开关电路[2]和第四三极管开关电路[4]的电源输入端连接，第二三极管开关电路[2]和第四三极管开关电路[4]的输出端并联后成为四余度离散信号综合电路的输出端。本发明的电路结构简单，省略了信号处理和变换电路，大大降低了成本，提高了可靠性。
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公开(公告)号：CN102217196A
公开(公告)日：2011-10-12
申请号：CN200980145598.0
申请日：2009-12-11
申请人： 日产自动车株式会社
发明人： 丸山涉
IPC分类号： H03K19/08
CPC分类号： H03K17/14 , H03K17/0828 , H03K17/18 , H03K2217/0027
摘要： 一种开关元件(1)的过流检测设备，包括：基准电源(7)、比较电路(8)、电流转换元件(6)、第一电阻器(R3)和第二电阻器(R2)。所述比较电路(8)包括接收对应于在所述开关元件中流动的电流的电压的第一输入端子和接收所述基准电源(7)供应的参考电压的第二输入端子。所述电流转换元件(6)将检测所述开关元件(1)的温度的温度检测元件(4)的电压转换为对应于所述温度检测元件(4)的电压的电流。所述第一电阻器(R3)串联连接到所述比较电路(8)的第二输入端子的基准电源侧。所述第二电阻器(R2)串联连接到所述比较电路(8)的第二输入端子的接地侧。
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公开(公告)号：CN102075177A
公开(公告)日：2011-05-25
申请号：CN201010603935.0
申请日：2010-12-24
申请人： 苏州华芯微电子股份有限公司
IPC分类号： H03K19/08
摘要： 本发明采用双环(内环和外环)来产生合适的死区时间的非交叠信号，以此得到合适的死区时间。内环中，由与非门和或非门通过逻辑运算实现，避免最后一级驱动管存在同时导通的状态；同时外环中，采用内环中产生的非交叠信号的适当时延作为反馈信号进一步控制内环信号，得到合适的死区时间的非交叠信号。本发明在两个闭环系统中用数字信号控制非交叠信号的死区时间，电路简单且容易调试，可靠性高。
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公开(公告)号：CN101789780A
公开(公告)日：2010-07-28
申请号：CN201010002976.4
申请日：2010-01-15
申请人： 恩益禧电子股份有限公司
IPC分类号： H03K19/08
CPC分类号： H03K19/017545 , H03K19/017581 , H04L25/0278
摘要： 本发明提供了一种阻抗调整电路。该阻抗调整电路包括：外部端子，该外部端子被连接至外部电阻器；第一导电型的第一晶体管阵列，该第一导电型的第一晶体管阵列被并联地连接在外部端子和第一电源端子之间，并且通过响应于第一控制信号来调整阻抗从而改变外部端子的电压；第二导电型的第二晶体管阵列，该第二导电型的第二晶体管阵列被并联地连接在外部端子和第二电源端子之间，并且通过响应于第二控制信号来调整阻抗从而改变外部端子的电压；以及控制电路，该控制电路根据外部端子的电压和基准电压之间的比较结果来指定第一控制信号，并且在与用于指定第一控制信号的时段不同的时段中指定第二控制信号。
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公开(公告)号：CN1767389A
公开(公告)日：2006-05-03
申请号：CN200510010285.8
申请日：2005-08-26
IPC分类号： H03K19/08
摘要： 本发明公开将一个ECL门改变为ECL锁存器的电路结构和提高记忆单元速度的方法。至今，任何一个门电路都只能作为组合电路的逻辑单元，没有记忆功能；为完成记忆功能，至少需要二个门电路构成一个记忆单元，一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间tpd的二倍。本发明将一个FECL门改变为一个记忆单元，即ECL记忆门或D锁存器。传统时钟cp接ECL门三极管基极，现改cp接相应三极管集电极，实际上每一个D锁存器都附加一个射极跟随器T5，将常规时钟cp1输入到T5的基极，由T5的射极输出形成cp，因cp不是取自功率时钟源，称cp为有效功率时钟。因记忆单元只用一个门构成，使D锁存器传输延迟时间接近tpd，由此提高记忆单元速度。一个FECL主从D触发器由主和从二个D锁存器组成，主和从锁存器各自接互反的二时钟信号。可用3个主从D触发器组成一个5进制FECL移位计数器。双极型集成电路中以ECL速度最高，未来很长时间仍将保持这种优势，主要用于高速电路，在光纤通信、高速仪器仪表、巨型计算机等民用和军用领域应用前景广阔。
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公开(公告)号：CN1695303A
公开(公告)日：2005-11-09
申请号：CN03810086.X
申请日：2003-03-14
申请人： 西门子公司
CPC分类号： H01L27/283 , H01L51/0512
摘要： 本发明使得能够第一次制造出由有机场效应晶体管组成的快速逻辑门，尽管采用的是常规的p型MOS技术。这主要是由于具有极薄半导体层的OFET的早饱和效应，还由于采用具有特殊特性的OFET作为有机逻辑元件以及包含这些逻辑元件的新颖的电路布局。
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公开(公告)号：CN1231547A
公开(公告)日：1999-10-13
申请号：CN98106227.X
申请日：1998-04-07
申请人： 世界先进积体电路股份有限公司
IPC分类号： H03K19/08
摘要： 一种低功率TTL－至－CMOS输入缓冲器,用于缓冲晶体管－晶体管逻辑(TTL)电子信号至互补型金属氧化物半导体(CMOS)电子信号。本发明至少包含电压下移电路,用于根据TTL信号来产生和TTL信号反相的第一输出信号。基准上移电路根据TTL信号及第一输出信号来产生和TTL信号的逻辑状态相同且符合CMOS电压基准的第二输出信号。
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