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公开(公告)号：CN107273098B
公开(公告)日：2020-07-31
申请号：CN201710304991.6
申请日：2017-05-03
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F9/38
摘要： 本发明提供一种优化数据流架构数据传输延迟的方法及其系统，其中所述方法包括以下步骤：S1：记录上游节点和下游中每个指令槽对应的历史行为，并根据所述历史行为预测所述下游节点是否可以向所述上游节点提前发射空闲状态信息；S2：若所述下游节点可以向所述上游节点提前发射空闲状态信息，则将节点中的指令槽数据存储到预判发射部件中；所述指令槽数据中包含跳数延迟字段，用于表示上游节点的目标操作数到达下游节点的原操作数最快所需的跳数X；S3：根据所述跳数延迟字段，下游节点在X个周期之后向上游节点发送存储在所述预判发射部件中的指令槽数据。
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公开(公告)号：CN107506175B
公开(公告)日：2020-07-28
申请号：CN201710602370.6
申请日：2017-07-21
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F7/78
摘要： 本发明公开了一种基于执行效率梯度预测的数据流图拥塞检测方法，该方法在数据流图中的每一节点分别设置计时器和指令计数器，在数据流图中设置一管理节点，在管理节点处设置第一信息记录表，第一信息记录表中记录有每一节点的ID、每一节点的执行速率v、执行速率变化率s、预测执行速率vn以及队列标志k，每一节点处均设置有第二信息记录表，每一节点进行拥塞检测的同时计算自身的执行速率v、执行速率变化率s以及预测执行速率vn，并将检测到的执行速率v、执行速率变化率s以及预测执行速率vn连同节点的ID以及队列标志k发送至管理节点，管理节点更新第一信息记录表并向该节点发送其附近节点的拥塞信息，该节点据此更新其对应的第二信息记录表。
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公开(公告)号：CN109308190A
公开(公告)日：2019-02-05
申请号：CN201810745561.2
申请日：2018-07-09
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F9/30 , G06F12/0877
CPC分类号： G06F12/0877 , G06F9/30065
摘要： 本发明提供了一种基于3D堆栈内存架构的共享行缓冲方法、系统及共享行缓冲器，该共享行缓冲器，所述共享行缓冲器位于每个所述Rank的最底层，且靠近数据和地址总线位置；每个所述Rank分配两个所述共享行缓冲器。本发明的技术方案，节约了制造Row Buffer的原材料，并且明显提高了Row Buffer的命中率，提高了从内存存取数据的效率，同时缓解了“存储墙”问题。
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公开(公告)号：CN106919368B
公开(公告)日：2019-01-29
申请号：CN201710028096.6
申请日：2017-01-12
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F9/38
摘要： 本发明公开一种流式数据流图关键路径的加速方法、加速系统、装置及芯片，其中所述方法包括以下步骤：确定数据流中的关键节点；在所述关键节点之前增加前驱节点，在所述关键节点之后增加后继节点；复制关键节点形成多个关键子节点；待传输数据经过所述前驱节点后，选择其中一个可用的关键子节点，并经由选定的所述关键子节点从所述后继节点中输出所述待传输数据。本发明只对数据流图当中单个操作数存储空间进行优化，使得单个操作数存储空间当中的关键路径中的关键操作可以并行执行，从而缩短了数据流图中关键路径的执行时间，执行效率较传统结构有明显优势。
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公开(公告)号：CN108874729A
公开(公告)日：2018-11-23
申请号：CN201810353963.8
申请日：2018-04-19
申请人： 北京中科睿芯科技有限公司
CPC分类号： G06F15/7825 , G06F3/0604 , G06F3/0638 , G06F3/067 , G11C15/04
摘要： 本发明公开了一种芯片互联多应用有效映射的方法、系统及内容寻址存储器，其中所述的方法包括：在处理器单元中增加内容寻址存储器，并且在每一个数据分享指令中增加就绪标志位，只要就绪标志位被置位，该条数据的分享指令就可以被执行，当处理单元从内存或者其他的处理单元中获取数据之后，将存储该数据的存储器的索引作为输入传输到内容寻址存储器中，得到此数据分享指令的就绪标志位地址，将该数据分享指令的就绪位置位，该指令可发射执行，完成该数据的分享操作。该技术方案对芯片间数据分享的机制进行了优化，使芯片之间的数据可以灵活、高效的传输，传输效率和灵活性较传统的结构有明显优势。
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公开(公告)号：CN107329813A
公开(公告)日：2017-11-07
申请号：CN201710433007.6
申请日：2017-06-09
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F9/48 , G06F9/50 , G06F12/0862
摘要： 本发明公开了一种面向众核处理器的全局感知数据主动预取方法和系统，用于将一处理端需要的数据从一存储端预取出来并通过一传输端将预取出的数据传输至处理端，该方法在存储端设置有需求信息表，需求信息表中的每一信息条目分别记录有一线程的线程号num、该线程中正在执行的任务的优先级VPriority以及该线程中的任务在最近时间T内的访存频率Vmemory，该方法在存储端设置一渗透决策器，渗透决策器包括一忙闲感知单元、一决策计算单元以及一渗透执行单元，其中，忙闲感知单元实时侦测访存存储器端口及/或总线的忙闲端口的忙闲状态，决策计算单元用于根据每一任务的优先级VPriority、访存频率Vmemory以及预设的优先级权值m和访存频率权值n决定是否对任务进行数据渗透操作。
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公开(公告)号：CN106919734A
公开(公告)日：2017-07-04
申请号：CN201710015609.X
申请日：2017-01-10
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5054
摘要： 本发明公开了一种多FPGA上电自动配置方法，用于将多个配置文件分别写入多个FPGA芯片中，一个配置文件对应其中一个FPGA芯片，其包括以下步骤：S1：将多个配置文件分别写入多个存储模块中；S2：将每一FPGA芯片分别与一数据读写平台连接；S3：将每一数据平台与对应的存储模块连接；S4：每一数据读写平台分别从对应的存储模块中读取配置文件；S5：每一数据读写平台分别将读取到的配置文件写入对应的FPGA芯片中。本发明提供的多FPGA上电自动配置方法能够节省配置时间、节省人力及物力成本，并且能够解决各平台无法同步工作的问题。
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公开(公告)号：CN106355199A
公开(公告)日：2017-01-25
申请号：CN201610716367.2
申请日：2016-08-24
申请人： 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC分类号： G06K9/62
CPC分类号： G06K9/6268
摘要： 本发明提出一种K近邻算法的加速装置及方法，涉及信息检索、数据挖掘和计算机体系结构领域，该装置包括控制模块，用于控制所述加速装置中各模块；地址计算模块，用于获取训练样本的地址；欧氏距离计算模块，用于进行K近邻搜索时，计算距离；结果模块，用于储存所述距离，并将所述距离进行传送；排序模块，用于将所述距离进行K近邻排序。其中，所述结果模块将所述距离传送给所述排序模块，并向所述地址计算模块发送计算下一个地址的信号，所述地址计算模块接收所述信号并计算下一个训练样本的地址，所述控制模块将所述结果模块中的内容清空。本发明通过增减组件适应不同维度样本的KNN算法，对同样维度样本的计算通过调整并行度满足不同需求。
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公开(公告)号：CN106161254A
公开(公告)日：2016-11-23
申请号：CN201610565739.6
申请日：2016-07-18
申请人： 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC分类号： H04L12/741 , H04L12/861 , H04L12/863 , H04L12/933 , H04L12/935
CPC分类号： H04L49/109 , H04L45/74 , H04L47/50 , H04L49/30 , H04L49/9057
摘要： 本发明提出一种多目的数据传输网路路由装置、方法、芯片、路由器，涉及多核或众核结构下片上网络的路由结构设计领域，该方法包括接收原始数据包，将目的地址相异数据相同的所述原始数据包进行合并，生成合并后的数据包，将所述合并后的数据包进行拆组操作，生成一个或多个数据包，根据所述目的地址，将数据包送入与所述目的地址相对应的消息输入队列中，通过仲裁操作，选择相应的输出端口将所述消息输入队列中的数据包进行输出。
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公开(公告)号：CN107329813B
公开(公告)日：2020-08-04
申请号：CN201710433007.6
申请日：2017-06-09
申请人： 北京中科睿芯科技有限公司
IPC分类号： G06F9/48 , G06F9/50 , G06F12/0862
摘要： 本发明公开了一种面向众核处理器的全局感知数据主动预取方法和系统，用于将一处理端需要的数据从一存储端预取出来并通过一传输端将预取出的数据传输至处理端，该方法在存储端设置有需求信息表，需求信息表中的每一信息条目分别记录有一线程的线程号num、该线程中正在执行的任务的优先级VPriority以及该线程中的任务在最近时间T内的访存频率Vmemory，该方法在存储端设置一渗透决策器，渗透决策器包括一忙闲感知单元、一决策计算单元以及一渗透执行单元，其中，忙闲感知单元实时侦测访存存储器端口及/或总线的忙闲端口的忙闲状态，决策计算单元用于根据每一任务的优先级VPriority、访存频率Vmemory以及预设的优先级权值m和访存频率权值n决定是否对任务进行数据渗透操作。
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