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公开(公告)号：CN116961622A
公开(公告)日：2023-10-27
申请号：CN202311220930.3
申请日：2023-09-21
申请人： 灿芯半导体(苏州)有限公司
摘要： 本发明公开了一种可动态调整计算速度的IIR滤波器，涉及IIR滤波器技术领域，包括控制器、存储器、总线模块和IIR滤波加速模块，IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元，所述副乘法器运算单元和所述副累加器运算单元用于在计算前数据y[n]的同时，提前对未来M个y值进行运算。效果是，本发明通过在IIR滤波加速模块中增加副乘法器运算单元和副累加器运算单元，能够复用芯片内部的乘法以及累加器资源，在面积不变的前提下，通过寄存器动态调整乘法器和累加器的数量，加快IIR（无限长单位冲激响应）滤波器数据的处理速度。
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公开(公告)号：CN116089937B
公开(公告)日：2023-06-20
申请号：CN202310371761.7
申请日：2023-04-10
申请人： 灿芯半导体(苏州)有限公司
摘要： 本发明公开了一种可抵御多种故障注入的全数字传感器，属于传感器技术领域，包含由多个延迟单元级联构成的总延迟线，所述总延迟线分为一长一短的两个延迟线，长延时线的信号输入端连接时钟信号clock，长延时线的信号输出端连接短延迟线；本发明采用标准单元设计一个可扩展的全数字传感器，可抵御施加时钟毛刺、提高时钟频率、施加电压毛刺、降低供电电压、加热、电磁干扰、激光注入这些攻击手段，具有面积小，应用广等特性。
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公开(公告)号：CN116089937A
公开(公告)日：2023-05-09
申请号：CN202310371761.7
申请日：2023-04-10
申请人： 灿芯半导体(苏州)有限公司
摘要： 本发明公开了一种可抵御多种故障注入的全数字传感器，属于传感器技术领域，包含由多个延迟单元级联构成的总延迟线，所述总延迟线分为一长一短的两个延迟线，长延时线的信号输入端连接时钟信号clock，长延时线的信号输出端连接短延迟线；本发明采用标准单元设计一个可扩展的全数字传感器，可抵御施加时钟毛刺、提高时钟频率、施加电压毛刺、降低供电电压、加热、电磁干扰、激光注入这些攻击手段，具有面积小，应用广等特性。
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公开(公告)号：CN115065345B
公开(公告)日：2022-11-04
申请号：CN202210991758.0
申请日：2022-08-18
申请人： 灿芯半导体(苏州)有限公司
摘要： 本发明公开了一种保证相位插值器工作在宽频率范围的三角波产生电路，属于数字时钟技术领域，由MOS管Q1、MOS管Q2、MOS管Q3、电容CAP1、电容CAP2、电阻R1、电阻R2和放大器amp组成，本发明能够保证相位插值器在宽频率范围（600MHz～16GHz）具有较好的线性度，从而可以保证1.2Gbps～32Gbps数据率下芯片传输误码率低；使得单个相位插值器在宽频率范围具有较好的线性度，尽可能的减小系统复杂度和芯片面积。
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公开(公告)号：CN110808737A
公开(公告)日：2020-02-18
申请号：CN201911182322.1
申请日：2019-11-27
申请人： 灿芯半导体(苏州)有限公司
发明人： 郑锐
IPC分类号： H03M1/10
摘要： 本发明公开了一种用于异步SAR-ADC的延迟链电路的数字校正方法，异步SAR-ADC的内部清零信号Clear通过串接的两个D触发器对Ready信号进行采样，得到校正位CAL；其中，Ready信号是异步SAR-ADC中比较器两个差分输出异或产生的时钟信号；根据异步SAR-ADC中时钟发生电路输出的采样时钟CLKsample，通过判断校正使能信号CAL_EN的电平和判断校正位CAL的状态来输出选择控制字TDC给延迟链电路的多路选择器。本发明能够使延迟时间实现最大化。
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公开(公告)号：CN117555389B
公开(公告)日：2024-07-02
申请号：CN202311633221.8
申请日：2023-12-01
申请人： 灿芯半导体(苏州)有限公司
IPC分类号： G06F1/12
摘要： 本发明公开了一种高速源同步主机接口采样的方法，涉及通信接口相关技术领域，其技术方案要点是高速源同步主机接口采样的方法，不需要N倍频时钟，仅在主机芯片同一个频率下进行采样，通过数字控制延迟线DCDL补偿整个往返延迟，或者通过数字控制延迟线DCDL和时钟收发器IO反馈回路共同补偿整个往返延迟；采样时钟移动到有效数据眼图的中点位置对主机数据接收端接收到的数据进行采样。只使用同频时钟进行反馈延迟，使采样时钟处于有效数据眼图中点位置，从而可对主机数据接收端接收到的数据进行最佳采样，提高源同步系统的数据速率。解决了现有技术中采用N倍频进行过采样，存在不能保证采样点处于有效的数据眼图的中点位置的问题。
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公开(公告)号：CN116961621A
公开(公告)日：2023-10-27
申请号：CN202311220928.6
申请日：2023-09-21
申请人： 灿芯半导体(苏州)有限公司
摘要： 本发明公开了一种可动态调整计算速度的FIR滤波器，涉及FIR滤波器领域，其技术方案要点包括：控制器，用于产生读写控制信号和运算控制信号；数据存储模块，用于存储输入的数据样本和运算中间结果的数据。一种可动态调整计算速度的FIR滤波器，本发明通过设置FIR运算模块，主要是利用复用芯片内部的乘法器以及累加器资源，并在面积不变的前提下，通过设置副累加器运算单元和副乘法器运算单元，并利用数据存储模块动态调整副乘法器运算单元以及副累加器运算单元的数量，能够有效的缩短节拍数量，从而实现缩短计算时间，加快数据的处理速度的目的。
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公开(公告)号：CN115065345A
公开(公告)日：2022-09-16
申请号：CN202210991758.0
申请日：2022-08-18
申请人： 灿芯半导体(苏州)有限公司
摘要： 本发明公开了一种保证相位插值器工作在宽频率范围的三角波产生电路，属于数字时钟技术领域，由MOS管Q1、MOS管Q2、MOS管Q3、电容CAP1、电容CAP2、电阻R1、电阻R2和放大器amp组成，本发明能够保证相位插值器在宽频率范围（600MHz～16GHz）具有较好的线性度，从而可以保证1.2Gbps～32Gbps数据率下芯片传输误码率低；使得单个相位插值器在宽频率范围具有较好的线性度，尽可能的减小系统复杂度和芯片面积。
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公开(公告)号：CN114520010A
公开(公告)日：2022-05-20
申请号：CN202210412885.0
申请日：2022-04-20
申请人： 灿芯半导体(苏州)有限公司
发明人： 孔亮
IPC分类号： G11C11/4076
摘要： 本发明公开了一种减少延迟单元的DDR DFE接收电路结构，包括：第一DFE灵敏放大器、第二DFE灵敏放大器、第一延迟单元、第二延迟单元和触发电路，所述第一DFE灵敏放大器通过所述第一延迟单元接收内部时钟；所述第二DFE灵敏放大器通过所述第二延迟单元接收内部时钟；所述第一DFE灵敏放大器和所述第二DFE灵敏放大器根据外来数据分别产生时钟域信号elp和olp，并连接所述触发电路；所述触发电路通过所述第一延迟单元和所述第二延迟单元接收内部时钟。本发明有效减少延迟单元的数量和面积，实现节省成本的目的。
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公开(公告)号：CN112242841A
公开(公告)日：2021-01-19
申请号：CN202011336536.2
申请日：2020-11-25
申请人： 灿芯半导体(苏州)有限公司
发明人： 张晓敏
摘要： 本发明公开了一种具有高电源噪声抑制比的锁相环电路，包括：鉴频鉴相器、电荷泵、环路滤波器和分频器，还包括：自校准频率电路和电源噪声抑制压控振荡器，所述鉴频鉴相器的输出端连接所述电荷泵的输入端；所述电荷泵的输出端连接所述环路滤波器的输入端和所述电源噪声抑制压控振荡器的第一输入端；所述电源噪声抑制压控振荡器的输出端作为电路信号输出端，并连接所述分频器的输入端；所述分频器的输出端输出反馈时钟给所述鉴频鉴相器的一个输入端，所述鉴频鉴相器的另一个输入端接收基准时钟。本发明解决现有抑制电源噪声技术中过多消耗面积功耗和调谐范围较窄的问题。
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