控制缓冲存储器分配与数据流的收发网络控制器及方法

    公开(公告)号:CN100456735C

    公开(公告)日:2009-01-28

    申请号:CN200410049324.0

    申请日:2004-06-11

    CPC classification number: G06F13/385

    Abstract: 一种根据数据流控制缓冲存储器的存储器分配的收发网络控制器,以及一种用于控制存储器分配与数据流的方法。该收发网络控制器包括:系统总线;缓冲存储器,包括发送区域与接收区域,所述发送区域能够根据所发送数据流灵活地分配存储器,所述接收区域能够根据所接收数据流灵活地分配存储器,作为对至少一个发送地址信号的响应,所述缓冲存储器用于存储并输出所发送数据,并且作为对至少一个接收地址信号的响应,所述缓冲存储器用于存储并输出所接收数据;流控制单元,用于生成并输出门限控制信号;发送控制器,用于生成多个发送地址信号;以及接收控制器,用于生成多个接收地址信号。

    控制缓冲存储器分配与数据流的收发网络控制器及方法

    公开(公告)号:CN1574784A

    公开(公告)日:2005-02-02

    申请号:CN200410049324.0

    申请日:2004-06-11

    CPC classification number: G06F13/385

    Abstract: 一种根据数据流控制缓冲存储器的存储器分配的收发网络控制器,以及一种用于控制存储器分配与数据流的方法。该收发网络控制器包括:系统总线;缓冲存储器,包括发送区域与接收区域,所述发送区域能够根据所发送数据流灵活地分配存储器,所述接收区域能够根据所接收数据流灵活地分配存储器,作为对至少一个发送地址信号的响应,所述缓冲存储器用于存储并输出所发送数据,并且作为对至少一个接收地址信号的响应,所述缓冲存储器用于存储并输出所接收数据;流控制单元,用于生成并输出门限控制信号;发送控制器,用于生成多个发送地址信号;以及接收控制器,用于生成多个接收地址信号。

    神经处理单元核心及配置神经处理单元核心的方法

    公开(公告)号:CN115511065A

    公开(公告)日:2022-12-23

    申请号:CN202210704687.1

    申请日:2022-06-21

    Abstract: 提供了神经处理单元核心及配置神经处理单元核心的方法。神经处理单元的核心被配置为通过使用加法器树最大化空间特征图局部性来高效地处理深度卷积。激活和权重的数据路径被反转,沿着乘法器的行,每2/9个乘法器就有2对1复用器。在深度卷积运算期间,核心使用RSxHW数据流进行操作,以最大化特征图局部性。对于常规卷积运算,激活和权重的数据路径可配置为常规卷积配置,并且且其中复用器空闲。

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