公开(公告)号：CN115146580A

公开(公告)日：2022-10-04

申请号：CN202210832374.4

申请日：2022-07-14

申请人： 东南大学 ,  东南大学—无锡集成电路技术研究所

发明人： 曹鹏 ,  程旭 ,  杨泰

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F30/398 ,  G06F30/27 ,  G06K9/62 ,  G06N3/04 ,  G06N3/08 ,  G06F115/06 ,  G06F119/12

摘要： 本发明公开了一种基于特征选择和深度学习的集成电路路径延时预测方法。首先建立了基于过滤法和包装法的集成特征选择方法以确定最佳特征子集。然后，提取电路的时序信息和物理拓扑信息作为模型的输入特征，利用卷积神经网络的卷积计算机制捕获电路路径中单元在物理和时序上局部表达。此外，还采用了残差网络对路径延时进行了校准。与传统的后端设计流程相比，本发明在预测精度和效率上均有明显优势，对于加速集成电路设计流程具有重要意义。

公开(公告)号：CN115146579A

公开(公告)日：2022-10-04

申请号：CN202210832373.X

申请日：2022-07-14

申请人： 东南大学 ,  东南大学—无锡集成电路技术研究所

发明人： 曹鹏 ,  何国庆 ,  杨泰

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F30/398 ,  G06F30/27 ,  G06N3/04 ,  G06N3/08 ,  G06F115/06 ,  G06F119/12

摘要： 本发明公开了一种数字集成电路布线后路径延时预测方法。首先，通过商用物理设计工具和静态时序分析工具对电路进行物理设计和静态时序分析，提取电路布线前路径的时序和物理信息作为预测模型的输入特征，然后利用transformer网络捕获路径中各级单元的时序和物理相关性，并利用残差预测结构对布线后路径延时预测值进行校准，最终输出布线后路径延时预测值。与传统静态时序分析流程相比，本发明可以在布线前准确且高效地预测布线后路径延时，从而有效指导电路布线前设计与优化，对于加速数字集成电路设计流程具有重要意义。

公开(公告)号：CN113326656B

公开(公告)日：2022-11-01

申请号：CN202110582508.7

申请日：2021-05-26

申请人： 东南大学

发明人： 曹鹏 ,  王凯 ,  杨泰 ,  鲍威

IPC分类号： G06F30/27 ,  G06F30/3312 ,  G06N3/04

摘要： 本发明公开了一种数字集成电路众工艺角延时预测方法，能够应用于众工艺角下的时序签核问题中。在特征工程方面，通过膨胀卷积神经网络(Dilated CNN)对邻近工艺角下的路径延时关系进行抽取，并通过双向长短期记忆模型(Bi‑directional Long Short‑Term Memory,BLSTM)学习得到路径拓扑信息，最后，采用多门控混合专家网络模型(Multi‑gate Mixture‑of‑Experts,MMoE)输出得到多个工艺角下路径延时的预测结果。与传统机器学习方法相比，本发明通过更为有效的特征工程处理，能够在较低的仿真开销情况下，取得更高精度的预测效果，对于数字集成电路的众工艺角下时序签核具有重要意义。

公开(公告)号：CN110442926B

公开(公告)日：2020-11-24

申请号：CN201910643441.6

申请日：2019-07-17

申请人： 东南大学

发明人： 曹鹏 ,  杨泰 ,  郭静静

IPC分类号： G06F30/3312

摘要： 本发明公开了一种先进工艺和低电压下的集成电路统计时序分析方法，通过对先进工艺下集成电路的工艺参数波动情况进行仿真建模，基于低电压下集成电路延时与工艺参数间的关系建立电路时序统计模型，分析集成电路时序波动情况下的最大延时和最小延时。与传统的静态时序分析方法相比，能够更准确的分析工艺参数波动下的电路延时分布情况，对于先进工艺和低电压下集成电路设计具有重要意义。

公开(公告)号：CN110442926A

公开(公告)日：2019-11-12

申请号：CN201910643441.6

申请日：2019-07-17

申请人： 东南大学

发明人： 曹鹏 ,  杨泰 ,  郭静静

IPC分类号： G06F17/50

摘要： 本发明公开了一种先进工艺和低电压下的集成电路统计时序分析方法，通过对先进工艺下集成电路的工艺参数波动情况进行仿真建模，基于低电压下集成电路延时与工艺参数间的关系建立电路时序统计模型，分析集成电路时序波动情况下的最大延时和最小延时。与传统的静态时序分析方法相比，能够更准确的分析工艺参数波动下的电路延时分布情况，对于先进工艺和低电压下集成电路设计具有重要意义。

公开(公告)号：CN113326656A

公开(公告)日：2021-08-31

申请号：CN202110582508.7

申请日：2021-05-26

申请人： 东南大学

发明人： 曹鹏 ,  王凯 ,  杨泰 ,  鲍威

IPC分类号： G06F30/27 ,  G06F30/3312 ,  G06N3/04

摘要： 本发明公开了一种数字集成电路众工艺角延时预测方法，能够应用于众工艺角下的时序签核问题中。在特征工程方面，通过膨胀卷积神经网络(Dilated CNN)对邻近工艺角下的路径延时关系进行抽取，并通过双向长短期记忆模型(Bi‑directional Long Short‑Term Memory,BLSTM)学习得到路径拓扑信息，最后，采用多门控混合专家网络模型(Multi‑gate Mixture‑of‑Experts,MMoE)输出得到多个工艺角下路径延时的预测结果。与传统机器学习方法相比，本发明通过更为有效的特征工程处理，能够在较低的仿真开销情况下，取得更高精度的预测效果，对于数字集成电路的众工艺角下时序签核具有重要意义。