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公开(公告)号：CN113419780B
公开(公告)日：2023-05-12
申请号：CN202110500249.9
申请日：2021-05-08
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
IPC分类号： G06F9/4401 , G06F13/28
摘要： 本发明公开了一种基于FPGA加速卡的DPDK驱动系统，部署在X86的服务器中，该系统包括：DMA模块、数据包收取模块和数据包发送模块；其中，DMA模块，用于根据网络流量动态调整DMA传输数据块的大小，将FPGA加速卡的DDR中的数据包以DMA方式传输至服务器的接收内存中，还用于采用超时补包机制将服务器的发送内存中的数据包以DMA方式传输至FPGA加速卡的DDR中；数据包收取模块，用于解析服务器接收内存中的数据包，提取时间戳和包长信息，并封装到DPDK的mbuf数据结构中；数据包发送模块，用于对mbuf数据结构中待发送的数据包按照预定格式进行封装，添加包头信息后拷贝至服务器的发送内存。
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公开(公告)号：CN112637080B
公开(公告)日：2022-11-01
申请号：CN202011466483.6
申请日：2020-12-14
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
IPC分类号： H04L47/125 , H04L69/22 , H04L49/90 , H04L49/901 , G06F13/28
摘要： 本发明的公开了一种基于FPGA的负载均衡系统，该系统包括：FPGA加速卡和服务器，FPGA加速卡包括：解析处理模块、负载均衡模块、FIFO缓存模块、DDR缓存和DMA模块；服务器上设置DPDK驱动模块；解析处理模块用于对数据链路层进行解析；负载均衡模块用于提取数据包的五元组信息，根据负载均衡算法对数据包进行计算，确定该数据包所属的队列；将每个数据包和每个数据包的负载均衡结果分别发送至FIFO缓存模块；FIFO缓存模块用于将数据包负载均衡结果插入到数据包以太网前导码之后，并对合并后的数据包进行缓存；DDR模块用于缓存FIFO缓存模块通过AXI总线传输的数据，通过DMA方式传输到服务器；DPDK驱动模块用于根据每个数据包所携带的负载均衡结果，将该数据包拷贝到相应队列中。
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公开(公告)号：CN113419780A
公开(公告)日：2021-09-21
申请号：CN202110500249.9
申请日：2021-05-08
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
IPC分类号： G06F9/4401 , G06F13/28
摘要： 本发明公开了一种基于FPGA加速卡的DPDK驱动系统，部署在X86的服务器中，该系统包括：DMA模块、数据包收取模块和数据包发送模块；其中，DMA模块，用于根据网络流量动态调整DMA传输数据块的大小，将FPGA加速卡的DDR中的数据包以DMA方式传输至服务器的接收内存中，还用于采用超时补包机制将服务器的发送内存中的数据包以DMA方式传输至FPGA加速卡的DDR中；数据包收取模块，用于解析服务器接收内存中的数据包，提取时间戳和包长信息，并封装到DPDK的mbuf数据结构中；数据包发送模块，用于对mbuf数据结构中待发送的数据包按照预定格式进行封装，添加包头信息后拷贝至服务器的发送内存。
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公开(公告)号：CN112637080A
公开(公告)日：2021-04-09
申请号：CN202011466483.6
申请日：2020-12-14
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
IPC分类号： H04L12/803 , H04L12/861 , H04L12/879 , H04L29/06 , G06F13/28
摘要： 本发明的公开了一种基于FPGA的负载均衡系统，该系统包括：FPGA加速卡和服务器，FPGA加速卡包括：解析处理模块、负载均衡模块、FIFO缓存模块、DDR缓存和DMA模块；服务器上设置DPDK驱动模块；解析处理模块用于对数据链路层进行解析；负载均衡模块用于提取数据包的五元组信息，根据负载均衡算法对数据包进行计算，确定该数据包所属的队列；将每个数据包和每个数据包的负载均衡结果分别发送至FIFO缓存模块；FIFO缓存模块用于将数据包负载均衡结果插入到数据包以太网前导码之后，并对合并后的数据包进行缓存；DDR模块用于缓存FIFO缓存模块通过AXI总线传输的数据，通过DMA方式传输到服务器；DPDK驱动模块用于根据每个数据包所携带的负载均衡结果，将该数据包拷贝到相应队列中。
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公开(公告)号：CN115622896A
公开(公告)日：2023-01-17
申请号：CN202110789997.3
申请日：2021-07-13
申请人： 中国科学院声学研究所
摘要： 本发明属于通信技术领域，具体地说，涉及一种AXI4高速总线及多队列仿真验证方法，利用python语言构建AXI4总线协议仿真逻辑和多队列仿真逻辑；该方法包括：根据AXI4总线协议及以太网报文结构，得到支持不同格式的数据包；其中，该数据包附加并行同步传输的AXI4总线协议控制信号；调用python MyHDL扩展包，通过MyHDL信号传输接口，将得到的支持不同格式的数据包与待测试多队列信号交互，观测并比对其输出结果是否与预期结果相同。
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