-
公开(公告)号：CN118113347A
公开(公告)日：2024-05-31
申请号：CN202410288518.3
申请日：2024-03-13
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/30
Abstract: 本发明提出一种处理器寄存器堆的分布式架构配置方法和装置，包括：将处理器的功能部件分成N组，得到功能部件组成相同的N组功能部件，将该处理器的共享寄存器堆1分为N个子寄存器堆，每组功能部件对应指定的该子寄存器堆；其中N为大于等于2的正整数；每组功能部件与其对应的子寄存器堆的写端口相连，使每个子寄存器堆只接受对应分组功能部件的写入；每组功能部件与其对应的子寄存器堆的读端口相连。本发明提出的分布式寄存器堆的子寄存器堆的规模、读写端口数量都大幅降低，同时也不需要缓冲队列的复杂两级延迟写机制，大幅降低了处理器寄存器堆的设计复杂度，提高了处理器的性能。
-
公开(公告)号：CN102035778B
公开(公告)日：2013-01-30
申请号：CN200910093700.9
申请日：2009-09-27
Applicant: 中国科学院计算技术研究所
IPC: H04L27/26
Abstract: 本发明提供一种数字基带处理器，包括上行发射机、下行接收机、一个集中存储器和访问集中器；其中，上行发射机包括用于信道编码、QAM调制以及IDFT变换的上行处理第一部分，用于做插入CP、成形滤波、定时发送操作的上行处理第二部分；下行接收机包括用于帧同步前处理的下行处理第一部分，用于对数据做去CP、OFDM解调、同步、MIMO译码、QAM软解调、解速率匹配操作的下行处理第二部分，以及用于做信道译码和校验操作的下行处理第三部分；访问集中器包括与下行处理第一部分以及下行处理第二部分连接的第一访问端口，与下行处理第三部分连接的第三访问端口，与上行处理第一部分以及上行处理第二部分连接的第二访问端口。
-
公开(公告)号：CN102045815A
公开(公告)日：2011-05-04
申请号：CN200910235661.1
申请日：2009-10-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种小区搜索装置，包括AFC和CP判决器、第一FIFO存储器、主同步信号互相关器、主同步信号捕捉状态机、辅同步信号解码器、Cell ID解码器以及PBCH解码器；其中，AFC和CP判决器对接收到的基带数字信号做自动频率调整和CP长度判决，经过处理的基带数字信号在被传输到主同步信号互相关器的同时，还被保存到第一FIFO存储器；主同步信号互相关器将接收到的基带数字信号与本地产生的主同步信号做互相关操作；主同步信号捕捉状态机捕捉主同步信号，在捕捉成功时，从主同步信号中得到Cell ID2；辅同步信号解码器解码辅同步信号，进而得到Cell ID1；Cell ID解码器根据Cell ID2和Cell ID1，计算出Cell ID；PBCH解码器利用Cell ID进行PBCH解调，解析出包括系统带宽、系统帧号在内的系统信息。
-
公开(公告)号：CN101827052A
公开(公告)日：2010-09-08
申请号：CN201010148714.9
申请日：2010-04-14
Applicant: 中国科学院计算技术研究所
IPC: H04L25/03 , H04L25/497 , H04L27/26
Abstract: 本发明提供一种LTE系统时间同步和频率同步的方法和装置，包括用于对基带数字信号进行延时一个OFDM时间归一化自相关的归一化自相关单元，根据所述归一化自相关单元产生的峰值相位进行分数频偏估计并且对所述基带数字信号进行分数频偏的校正的分数频偏自动控制单元，经过分数频偏的校正的基带数字信号与预置整数频偏的本地主同步信号进行归一化互相关的主同步信号互相关单元，根据所述归一化互相关的值进行时间同步的时间同步单元，和根据所述归一化互相关的值进行整数频偏估计，对经过分数频偏校正的基带数字信号进行整数频偏校正的整数频偏校正单元，从而实现LTE系统时间同步和频率同步。
-
公开(公告)号：CN101860502B
公开(公告)日：2016-01-27
申请号：CN201010148712.X
申请日：2010-04-14
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种检测LTE系统双工方式的方法和装置，其中，下采样器对基带数字信号进行下采样；延时归一化自相关器对经过下采样的基带数字信号进行延时归一化自相关；双工方式检测器根据所述基带数字信号延时归一化自相关的峰值特征来检测LTE系统的双工方式。通过应用本发明，基于LTE标准的帧结构的特征并经过简单的运算，可以实现快捷、准确的双工方式的检测。
-
Patent Agency Ranking
公开(公告)号：CN101938329B
公开(公告)日：2013-01-02
申请号：CN201010267934.3
申请日：2010-08-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了产生LTE PRACH基带信号的方法及系统，方法包括：步骤1，依据LTE协议规定计算出LTE PRACH基带信号产生所需的参数；步骤2，计算前导序列的DFT序列的相位值，依次写入频域信号相位缓存中，写入NZC个相位值后执行步骤3；步骤3，依据前导格式配置不包含倒序的IFFT运算的长度为NIFFT，组数为a，进行a次不包含倒序的NIFFT点的IFFT运算；步骤4，从基带信号缓存中读取数据发送循环前缀和全部的序列部分，完成后将频域信号相位缓存和基带信号缓存清零。本发明能够降低LTE PRACH基带信号产生过程中高点数IDFT所需的复数乘法与复数加法次数。
-
公开(公告)号：CN101917356A
公开(公告)日：2010-12-15
申请号：CN201010233968.0
申请日：2010-07-19
Applicant: 中国科学院计算技术研究所
Abstract: 本发明是关于一种LTE上行参考信号q阶ZC序列的生成方法及其系统，该方法包括：步骤一，根据资源块个数获得ZC序列的长度；步骤二，根据所述ZC序列的长度、序列号、组号计算q值；步骤三，采用递推法产生q阶ZC序列。本发明通过产生ZC序列长度查找表，避免了计算最大质数的较长运算时间问题；巧妙利用相位特性递推产生ZC序列，避免了直接计算相位时幅度大、精度差的乘除法，在实际定点化实现中具有重要意义；采用所提递推算法产生ZC序列，避免了用公式直接产生ZC序列时多次计算三角函数带来的运算时间较长的问题。
-
公开(公告)号：CN117270970A
公开(公告)日：2023-12-22
申请号：CN202310897603.5
申请日：2023-07-21
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
Abstract: 本发明提供一种处理器，包括：一个主机取指部件，用于读取所述处理器指令；一个客户机取指部件，用于读取二进制翻译后的目标指令；以及使能部件，以用于使能所述主机取指部件或者客户机取指部件；其中，所述客户机取指部件包括：一个地址转换表，用于实现源指令PC到目标指令PC的地址转换；一组基址寄存器，用于保存不同进程的二进制翻译后的目标指令代码缓存的指令行的起始地址；以及一个取指地址寄存器，用于保存当前要访问的目标指令PC地址。通过增加少量的硬件支持，可以在取指过程自动实现地址转换。与硬件查找相比，不增加额外的查找指令，减少了翻译后的目标指令数量，同时性能没有任何损失。
-
公开(公告)号：CN111124499B
公开(公告)日：2022-11-01
申请号：CN201911157061.8
申请日：2019-11-22
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/38
Abstract: 本发明提出一种兼容多指令系统的处理器及其运行方法，包括：可编程的译码部件，用于将待执行的指令根据预编程的指令系统，译码为微操作码；执行部件，用于通过读写数据缓存，执行该微操作码，得到执行结果；写回和提交部件，用于将该执行结果写回提交后，结束该指令的执行。本发明可以用较小的硬件代价高效地实现同一款处理器兼容多种不同指令系统。
-
公开(公告)号：CN112596791A
公开(公告)日：2021-04-02
申请号：CN202011457846.X
申请日：2020-12-11
Applicant: 中国科学院计算技术研究所
Inventor： 王剑
IPC: G06F9/38
Abstract: 一种异构流水线的通用处理器及其执行方法，该通用处理器包括x(x为正整数)条由通用部件构建的通用流水线，y(y为正整数)条由计算部件构建的计算流水线，还包括：分别设置于该x条通用流水线上的x个控制功能部件；分别设置于该y条计算流水线上的y个控制接口；该x个控制功能部件与该y个控制接口可通过接口信号直接通信，取指部件从指令缓存中获取指令，经过译码部件翻译，将指令发往相应的流水线，通用流水线接收可由通用部件识别的指令，得到执行结果；计算流水线接收可由计算部件识别的指令，得到执行结果。执行过程中，控制功能部件通过接口信号与控制接口通信，来控制计算流水线的执行或/和读取计算流水线的执行状态或/和执行结果。
-
-
-
-
-
-
-
-
-
Search Results
23
records
(took 0.035 seconds)
