公开(公告)号：CN1378345A

公开(公告)日：2002-11-06

申请号：CN02100429.3

申请日：2002-01-30

Applicant: 信息产业部电信传输研究所 ,  中国科学技术大学

Inventor： 卫国 ,  黄源良 ,  赵春明

IPC: H03M13/23

Abstract: 本发明的装置为了节省FSMC和RSMC对于存储器的需求,在采用现场可编程逻辑门阵列(FPGA)实现时,通过增加逻辑资源的使用来换取存储器数据吞吐量的减少。具体方法是使用两套RSMC,使用的两个RSMC同时工作,并从不同的初始时刻开始迭代,选取正确的数据输出部分。其优越性在于解码实现过程中存储单元的数据吞吐量不依赖于待解码数据的数量N,而仅仅取决于数值L,并且L大于成员卷积码编码器的约束长度的5倍即可满足要求。一般情况下,N>>L即可以满足要求,使用存储器的数量可以大大减少。因为同步计算原因而需要存储的FSM也相应成正比减少,使得存储器的数据吞吐量减少。

公开(公告)号：CN1148881C

公开(公告)日：2004-05-05

申请号：CN02100429.3

申请日：2002-01-30

Applicant: 信息产业部电信传输研究所 ,  中国科学技术大学

Inventor： 卫国 ,  黄源良 ,  赵春明

IPC: H03M13/00 ,  H03M13/23

Abstract: 本发明的装置为了节省FSMC和RSMC对于存储器的需求，在采用现场可编程逻辑门阵列(FPGA)实现时，通过增加逻辑资源的使用来换取存储器数据吞吐量的减少。具体方法是使用两套RSMC，使用的两个RSMC同时工作，并从不同的初始时刻开始迭代，选取正确的数据输出部分。其优越性在于解码实现过程中存储单元的数据吞吐量不依赖于待解码数据的数量N，而仅仅取决于数值L，并且L大于成员卷积码编码器的约束长度的5倍即可满足要求。一般情况下，N＞＞L即可以满足要求，使用存储器的数量可以大大减少。因为同步计算原因而需要存储的FSM也相应成正比减少，使得存储器的数据吞吐量减少。