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公开(公告)号：CN106681949B
公开(公告)日：2019-12-10
申请号：CN201611245747.9
申请日：2016-12-29
Applicant: 北京四方继保自动化股份有限公司
IPC: G06F13/28
Abstract: 一种基于一致性加速接口的直接内存操作实现方法，由FPGA在内部实现接收外设，将接收到的数据以直接内存存取的方式写入内存，并将数据包的描述信息同时写入内存，以数据包描述信息队列写指针更新的方式通知ARM处理器，ARM处理器以中断或查询的方式识别此指针是否更新，计算读写指针差，获取待处理数据包数量信息，数据的处理过程是，首先读取数据包描述信息，再根据所描述的数据包属性决定是否处理对应的数据包。本发明极大提高了处理器的处理效率和灵活性，简化了系统复杂性，相应提高了传输可靠性。用于数据吞吐量大、处理实时性要求高的电力系统控制领域。
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Patent Agency Ranking
公开(公告)号：CN103077152A
公开(公告)日：2013-05-01
申请号：CN201210568675.7
申请日：2012-12-25
Applicant: 北京四方继保自动化股份有限公司
IPC: G06F15/163 , H04L12/861
Abstract: 一种用于智能变电站终端设备的芯片间的通信加速方法，首先CPU根据报文原始数据特征判断该数据是否需要发送，如果需要发送将该标志位置成有效标志，相反则置成无效标志，将无效数据标志位组合成8bit的无效标志位数据和对应的原始数据进行排列，CPU将排列好的无效数据标志位数据与被置成无效标志位的原始数据，按照顺序，以8bit的数据宽度发送给可编程逻辑阵列FPGA；FPGA收到数据后，从接收到的数据中识别被置成无效数据标志位的原始数据；根据无效数据标志位，可编程逻辑阵列FPGA对相应的原始数据进行数据处理，决定是否在原始数据流中去除该数据。本发明优化了CPU与FPGA之间的通信流程；极大地降低了CPU的工作量。
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公开(公告)号：CN106681949A
公开(公告)日：2017-05-17
申请号：CN201611245747.9
申请日：2016-12-29
Applicant: 北京四方继保自动化股份有限公司
IPC: G06F13/28
Abstract: 一种基于一致性加速接口的直接内存操作实现方法，由FPGA在内部实现接收外设，将接收到的数据以直接内存存取的方式写入内存，并将数据包的描述信息同时写入内存，以数据包描述信息队列写指针更新的方式通知ARM处理器，ARM处理器以中断或查询的方式识别此指针是否更新，计算读写指针差，获取待处理数据包数量信息，数据的处理过程是，首先读取数据包描述信息，再根据所描述的数据包属性决定是否处理对应的数据包。本发明极大提高了处理器的处理效率和灵活性，简化了系统复杂性，相应提高了传输可靠性。用于数据吞吐量大、处理实时性要求高的电力系统控制领域。
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公开(公告)号：CN106648896B
公开(公告)日：2020-06-02
申请号：CN201611218159.6
申请日：2016-12-26
Applicant: 北京四方继保自动化股份有限公司
Abstract: 一种Zynq芯片在异构多处理模式下双核共享输出外设的方法。FPGA为每个ARM核分配不同服务优先级的共享内存，ARM核有待发报文时，首先读取和FPGA之间的共享内存的信息，在判定可写的条件下，按照约定的格式，向共享内存写入数据包和数据包描述信息，FPGA判断外设发送空闲的条件下，依照服务优先级，将共享内存中的数据包写入外设。本发明由FPGA统一管理外设和数据包调度，双ARM核间无需核间调度，每个ARM内核独立面对FPGA外设，比在ARM中统一管理、发送数据，效率有很大提高。用于数据吞吐量大、处理实时性要求高的电力系统控制领域。
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公开(公告)号：CN103077152B
公开(公告)日：2015-09-30
申请号：CN201210568675.7
申请日：2012-12-25
Applicant: 北京四方继保自动化股份有限公司
IPC: G06F15/163 , H04L12/861
Abstract: 一种用于智能变电站终端设备的芯片间的通信加速方法，首先CPU根据报文原始数据特征判断该数据是否需要发送，如果需要发送将该标志位置成有效标志，相反则置成无效标志，将无效数据标志位组合成8bit的无效标志位数据和对应的原始数据进行排列，CPU将排列好的无效数据标志位数据与被置成无效标志位的原始数据，按照顺序，以8bit的数据宽度发送给可编程逻辑阵列FPGA；FPGA收到数据后，从接收到的数据中识别被置成无效数据标志位的原始数据；根据无效数据标志位，可编程逻辑阵列FPGA对相应的原始数据进行数据处理，决定是否在原始数据流中去除该数据。本发明优化了CPU与FPGA之间的通信流程；极大地降低了CPU的工作量。
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公开(公告)号：CN106648896A
公开(公告)日：2017-05-10
申请号：CN201611218159.6
申请日：2016-12-26
Applicant: 北京四方继保自动化股份有限公司
Abstract: 一种Zynq芯片在异构多处理模式下双核共享输出外设的方法。FPGA为每个ARM核分配不同服务优先级的共享内存，ARM核有待发报文时，首先读取和FPGA之间的共享内存的信息，在判定可写的条件下，按照约定的格式，向共享内存写入数据包和数据包描述信息，FPGA判断外设发送空闲的条件下，依照服务优先级，将共享内存中的数据包写入外设。本发明由FPGA统一管理外设和数据包调度，双ARM核间无需核间调度，每个ARM内核独立面对FPGA外设，比在ARM中统一管理、发送数据，效率有很大提高。用于数据吞吐量大、处理实时性要求高的电力系统控制领域。
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