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公开(公告)号：CN110874517A
公开(公告)日：2020-03-10
申请号：CN201810906785.7
申请日：2018-08-10
Applicant: 北京大学
IPC: G06F30/34
Abstract: 本发明为一种快速验证FPGA互连线连接正确的方法，基于形式验证思想，采用拓扑结构比对，来验证互连线的连接正确。具体从两个方面出发，一是在FPGA设计初期，制定完善的互连线规格说明，根据规格说明，定制互连资源生成工具，生成互连资源文件。二是在芯片设计过程中，采用层次化的设计方法，对所有INSTANCE进行规则命名，使FPGA中每一个SWB都有唯一的标识，电路设计成功后，开发网表解析工具来解析得到实际电路的互连资源。将上述两个互连资源文件进行比对，即可发现设计中存在的问题，实现互连线连接正确性的验证。本发明所提方法可以快速完成FPGA互连线连接正确的验证，覆盖率高达100％，极大的缩短了设计时间。
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