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公开(公告)号：CN116579293A
公开(公告)日：2023-08-11
申请号：CN202310545676.8
申请日：2023-05-15
申请人： 北京智芯微电子科技有限公司 , 西北工业大学
IPC分类号： G06F30/398 , G06F21/76 , G06F119/02
摘要： 本发明公开了一种电路的可靠性验证方法及验证工具、存储介质、验证装置，其中，方法包括：对电路的输入信号和输出信号添加故障属性标签；针对多个故障类型中的任意故障类型，基于输入信号、输出信号和故障属性标签，构建任意故障类型对应的基本逻辑门的故障效应传播模型；其中，多个故障类型包括位翻转故障类型、随机故障类型和固定故障类型中的一种或多种；基于任意故障类型对应的基本逻辑门的故障效应传播模型，构建任意故障类型对应的电路的故障效应传播模型；基于电路的安全属性，对任意故障类型对应的电路的故障效应传播模型进行形式化断言，以确定电路的可靠性漏洞。本方法能够实现对电路的高效、全面的可靠性验证功能。
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公开(公告)号：CN116702224A
公开(公告)日：2023-09-05
申请号：CN202310491843.5
申请日：2023-05-04
申请人： 北京智芯微电子科技有限公司 , 西北工业大学
摘要： 本说明书涉及一种密码核的安全验证方法、装置、电子设备及存储介质。其中，安全验证方法包括：以密码核的执行逻辑为参考，基于信息流模型库中的目标基础模型生成密码核对应的目标信息流模型；其中，密码核对应有逻辑函数，逻辑函数包括运算单元，目标基础模型用于描述在执行运算单元时对电路信号的运算过程；目标信息流模型用于描述在执行密码核时对电路信号的运算过程；针对密码核需要验证的安全属性构建对应的安全属性断言；其中，安全属性断言用于加入目标信息流模型中；通过执行加入安全属性断言后的目标信息流模型，对密码核进行安全验证。本说明书实施例能够基于信息流分析的方式，处理RTL级代码，具有更高的验证效率和验证精度。
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公开(公告)号：CN118966111A
公开(公告)日：2024-11-15
申请号：CN202410894545.5
申请日：2024-07-04
申请人： 北京智芯微电子科技有限公司
IPC分类号： G06F30/333 , G06F30/327 , G06F21/57
摘要： 本发明涉及集成电路测试技术领域，公开了一种芯片安全检测方法及装置。首先，基于寄存器传输级代码得到获取控制流图和数据依赖图，其中，控制流图包括节点和节点之间的关系，节点表示寄存器传输级代码中的语句，数据依赖图表示寄存器传输级代码中数据之间的依赖关系。然后，基于控制流图进行特征提取，得到节点特征数据以及基于控制流图和数据依赖图进行特征提取，得到变量特征数据。最后，将节点特征数据和变量特征数据输入机器学习模型中进行检测，得到安全检测结果。通过基于寄存器传输级代码得到的获取控制流图和数据依赖图进行特征提取简化了语义特征的提取过程，提升芯片设计安全漏洞检测即芯片安全检测的效率。
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公开(公告)号：CN109725900A
公开(公告)日：2019-05-07
申请号：CN201910010500.6
申请日：2019-01-07
申请人： 西北工业大学
IPC分类号： G06F8/35
摘要： 本发明公开了一种寄存器传输级Verilog代码的SMV模型构建方法，用于解决现有寄存器传输级的SMV模型构建方法独立性差的技术问题。技术方案是采用静态分析Verilog代码的方法得到每个模块对应的控制流图，深度遍历控制流图得到模块中每个变量的 列表，利用 列表构建模块对应的SMV模型。其中，pc是路径条件，exp是在pc为真的情况下变量的表达式。本发明在读入Verilog代码后，针对生成的Verilog代码的解析树，不需要依赖第三方工具进行数据格式的转换和存储，可以作为一个独立的方法将输入的Verilog代码直接转换为SMV模型，实用性好。
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公开(公告)号：CN107367686A
公开(公告)日：2017-11-21
申请号：CN201710462372.X
申请日：2017-06-19
申请人： 西北工业大学
IPC分类号： G01R31/3183 , G01R31/317
摘要： 本发明公开了一种RTL硬件木马测试向量的生成方法，主要包括生成控制流程图；并发符号执行；可满足性求解和生成测试向量。本发明采用静态分析Veri log代码的方法，采用多线程并发技术实现Veri log代码的并发符号执行，从而达到快速生成高路径覆盖率的测试向量的目的。
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公开(公告)号：CN109725900B
公开(公告)日：2021-01-05
申请号：CN201910010500.6
申请日：2019-01-07
申请人： 西北工业大学 , 华芯安信(北京)科技有限公司
IPC分类号： G06F8/35
摘要： 本发明公开了一种寄存器传输级Verilog代码的SMV模型构建方法，用于解决现有寄存器传输级的SMV模型构建方法独立性差的技术问题。技术方案是采用静态分析Verilog代码的方法得到每个模块对应的控制流图，深度遍历控制流图得到模块中每个变量的 列表，利用 列表构建模块对应的SMV模型。其中，pc是路径条件，exp是在pc为真的情况下变量的表达式。本发明在读入Verilog代码后，针对生成的Verilog代码的解析树，不需要依赖第三方工具进行数据格式的转换和存储，可以作为一个独立的方法将输入的Verilog代码直接转换为SMV模型，实用性好。
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