公开(公告)号：CN110798206A

公开(公告)日：2020-02-14

申请号：CN201911176389.4

申请日：2019-11-26

Applicant: 华中科技大学 ,  深圳华中科技大学研究院

Inventor： 陈晓飞 ,  李钰莹 ,  唐敔翔 ,  丁鹤 ,  汪洋

IPC: H03L7/08

Abstract: 本发明公开了一种基于压控延迟线的锁相环频率合成器环路补偿方法，提出基于压控延迟线的环路补偿结构，以较小的芯片面积和很低的功耗代价，产生一个零点做环路稳定性补偿，该零点代替了传统结构中由二阶滤波器R0和C0产生的零点1/R0C0的作用，从而可以显著减小二阶滤波器中R0和C0，同时依然能够实现环路稳定，且带宽保持不变，如图1所示。同时，理论分析表明，基于压控延迟线环路补偿的PLL频率合成器，压控延迟线模块带入的噪声由于环路的低通特性而得到抑制，因而对输出相位噪声的影响很小。

公开(公告)号：CN110798206B

公开(公告)日：2025-01-21

申请号：CN201911176389.4

申请日：2019-11-26

Applicant: 华中科技大学 ,  深圳华中科技大学研究院

Inventor： 陈晓飞 ,  李钰莹 ,  唐敔翔 ,  丁鹤 ,  汪洋

IPC: H03L7/08

Abstract: 本发明公开了一种基于压控延迟线的锁相环频率合成器环路补偿方法，提出基于压控延迟线的环路补偿结构，以较小的芯片面积和很低的功耗代价，产生一个零点做环路稳定性补偿，该零点代替了传统结构中由二阶滤波器R0和C0产生的零点1/R0C0的作用，从而可以显著减小二阶滤波器中R0和C0，同时依然能够实现环路稳定，且带宽保持不变，如图1所示。同时，理论分析表明，基于压控延迟线环路补偿的PLL频率合成器，压控延迟线模块带入的噪声由于环路的低通特性而得到抑制，因而对输出相位噪声的影响很小。

公开(公告)号：CN111010168A

公开(公告)日：2020-04-14

申请号：CN201911371890.6

申请日：2019-12-26

Applicant: 华中科技大学

Inventor： 陈晓飞 ,  丁鹤 ,  唐敔翔 ,  李钰莹 ,  汪洋

IPC: H03L7/08 ,  H03L7/087 ,  H03L7/099 ,  H03L7/18

Abstract: 本发明公开了一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器，包括鉴频鉴相器模块、时间数字转换器TDC模块、比例积分控制器模块、数字控制振荡器模块和分频器模块。所述TDC模块由t个D触发器和延时单元构成，D触发器直接输出二进制数字信号；具体地，其D触发器的输出分别乘以相应的斐波那契系数fn，其延时单元分别乘以相应的延时时间系数 n＝1…t，t的取值取决于输入参考频率和输出频率要求。本发明中的TDC相较于传统结构TDC，所需D触发器和延时单元数目大幅减少，且不需译码器电路，芯片面积和功耗极大降低；本发明中的锁相环环路能够锁定，且锁定时间与基于传统结构TDC的数字锁相环环路相当。