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公开(公告)号：CN102193774A
公开(公告)日：2011-09-21
申请号：CN201010117692.X
申请日：2010-03-04
申请人： 华为技术有限公司
摘要： 本发明实施例公开了一种数据读取方法及装置，所述方法包括：将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长，获取实际时间延迟值，所述计时值从接收到同步信号时开始计时，所述同步信号根据基准同步信号得到，所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到，其中，在所述预定时长内，写入所述内部存储器的数据总量小于所述内部存储器的容量；接收根据所述实际时间延迟值发送的数据读取指示；根据所述数据读取指示，从所述内部存储器中读取所述数据输入端发送来的数据。本发明适用于数据的跨系统传输。
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公开(公告)号：CN100505765C
公开(公告)日：2009-06-24
申请号：CN03101274.4
申请日：2003-01-17
申请人： 华为技术有限公司
摘要： 本发明涉及一种多通道数据处理的方法及装置，本发明是将对多通道数据的查询方式设计为事件触发的查询方式，即当各通道均无接收数据时，查询过程停止，当某一通道或几个通道接收数据时，触发多通道数据查询过程开始，在多通道数据查询过程中对各通道的数据进行排队处理，且在同步处理部分的处理则仅对数据进行一级缓存即可。因此，本发明减少了数据处理芯片进行多通道数据处理时的功耗，同时降低了数据处理芯片的数据处理复杂程度。
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公开(公告)号：CN1272925C
公开(公告)日：2006-08-30
申请号：CN03103988.X
申请日：2003-02-18
申请人： 华为技术有限公司
摘要： 一种基带芯片公共信道中产生从同步码的装置和方法，其中，m为不小于0的整数，所述装置包括：至少一个与逻辑运算单元和一个异或运算单元；一个获取装置，用于获取任意数对应的二进制数的各比特对应的二进制数；其中，为得到所述矩阵的第n行i列的值hn(i)时，所述获取装置分别获取所述n和i的0到m-1比特对应的二进制数，将获取的所述n和i对应二进制数的相同比特由所述与逻辑运算单元分别求与，将所述分别求与的0到m-1个状态通过所述异或运算单元后获取所述hn(i)，其中所述n和i为大于等于0小于2m的整数。利用本发明，当存储的数据量大时，可大大节省寄存器资源的消耗。
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公开(公告)号：CN102098083B
公开(公告)日：2015-01-07
申请号：CN201010613693.3
申请日：2010-12-27
申请人： 华为技术有限公司
IPC分类号： H04B7/04 , H04B7/08 , H04B1/7105 , H04L25/02 , H04L1/00
摘要： 本发明提出了一种增强专用信道的重构方法和装置，属于通信技术领域。本发明实施例的装置包括：获取模块、解调模块、求取模块、重构模块；所述方法包括：获取天线数据；对所述天线数据进行解调，得到对消用户的增强专用信道数据；将所述对消用户的增强专用信道数据求取对数似然比并进行双曲正切判决，得到判决结果；利用所述判决结果对所述对消用户的天线数据进行重构，得到对消用户的重构数据。本发明实施例可以通过求取对数似然比并进行双曲正切判决的方式进行重构，以提高重构的效率。
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公开(公告)号：CN101226767A
公开(公告)日：2008-07-23
申请号：CN200810008193.X
申请日：2008-02-18
申请人： 华为技术有限公司
摘要： 本发明实施例公开了一种双端口RAM的读写控制电路、装置、以及方法，涉及存储器技术领域，为规避双端口RAM的读写冲突问题而发明。所述电路包括：比较电路，用于输出第二端口地址总线信号对应的存储单元读屏蔽信号；非门，用于对第二端口地址总线信号对应的存储单元读屏蔽信号进行非运算；第一与门，第一与门的一路输入端接收非运算后的第二端口地址总线信号对应的存储单元读屏蔽信号，第一与门的另一路输入端接收第二端口的读使能信号，第一与门的输出端连接第二端口的读使能端。本发明实施例可用于芯片电路设计中。
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公开(公告)号：CN1855854A
公开(公告)日：2006-11-01
申请号：CN200510066292.X
申请日：2005-04-26
申请人： 华为技术有限公司
摘要： 本发明公开了一种信息缓存系统，包括一级缓存单元和二级缓存单元，该系统工作原理是：首先，将外部信息源产生的数据信息存入一级缓存单元中；当一级缓存单元存完一个存储周期的数据信息时，判断二级缓存单元是否可写，如果是，则将一级缓存单元存储的数据信息写入二级缓存单元，且待二级缓存单元写满后，将二级缓存单元置位为可读状态，继续在一级缓存单元中写入新的信息；否则，直接在一级缓存单元中写入新信息，并刷新已存储的信息；在信息读取过程中，判断二级缓存单元是否可读，如果是，则从二级缓存单元读取数据信息，且在读取完数据信息后，将二级缓存单元置位为可写状态；否则，等待下一个信息读取循环。本发明还公开了一种信息缓存方法。
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公开(公告)号：CN101227689B
公开(公告)日：2011-01-19
申请号：CN200810006008.3
申请日：2008-01-18
申请人： 华为技术有限公司
摘要： 本发明涉及一种信息上报方法及装置，其中方法包括：根据写入信息的写指针和读取信息的读指针，设置先进先出存储器的第一状态标志位；当所述先进先出存储器的第一状态标志位为非空时，发送请求读取信息的中断请求；根据所述中断请求，读取信息。装置包括：第一设置模块，用于根据写入信息的写指针和读取信息的读指针，设置先进先出存储器的第一状态标志位；发送模块，用于当所述先进先出存储器的第一状态标志位为非空时，发送请求读取信息的中断请求；读取模块，用于根据所述中断请求，读取信息。本发明克服了现有技术采用请求排队电路实现信息上报占用大量逻辑资源的缺点。
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公开(公告)号：CN102098083A
公开(公告)日：2011-06-15
申请号：CN201010613693.3
申请日：2010-12-27
申请人： 华为技术有限公司
IPC分类号： H04B7/04 , H04B7/08 , H04B1/7105 , H04L25/02 , H04L1/00
摘要： 本发明提出了一种增强专用信道的重构方法和装置，属于通信技术领域。本发明实施例的装置包括：获取模块、解调模块、求取模块、重构模块；所述方法包括：获取天线数据；对所述天线数据进行解调，得到对消用户的增强专用信道数据；将所述对消用户的增强专用信道数据求取对数似然比并进行双曲正切判决，得到判决结果；利用所述判决结果对所述对消用户的天线数据进行重构，得到对消用户的重构数据。本发明实施例可以通过求取对数似然比并进行双曲正切判决的方式进行重构，以提高重构的效率。
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公开(公告)号：CN101226767B
公开(公告)日：2010-06-09
申请号：CN200810008193.X
申请日：2008-02-18
申请人： 华为技术有限公司
摘要： 本发明实施例公开了一种双端口RAM的读写控制电路、装置、以及方法，涉及存储器技术领域，为规避双端口RAM的读写冲突问题而发明。所述电路包括：比较电路，用于输出第二端口地址总线信号对应的存储单元读屏蔽信号；非门，用于对第二端口地址总线信号对应的存储单元读屏蔽信号进行非运算；第一与门，第一与门的一路输入端接收非运算后的第二端口地址总线信号对应的存储单元读屏蔽信号，第一与门的另一路输入端接收第二端口的读使能信号，第一与门的输出端连接第二端口的读使能端。本发明实施例可用于芯片电路设计中。
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