公开(公告)号：CN113383317B

公开(公告)日：2023-07-18

申请号：CN201980090641.1

申请日：2019-01-31

申请人： 华为技术有限公司

发明人： 陈政荫 ,  刘宇 ,  朱强 ,  卢晓博

IPC分类号： G06F12/02

摘要： 本发明实施例公开了一种处理装置、方法及相关设备，其中，处理装置包括，处理模块和N个动态随机存取存储器DRAM内存接口，所述处理模块与所述N个DRAM内存接口之间通过总线相连，且所述处理模块还通过物理连线分别与所述N个DRAM内存接口直连；所述处理模块，用于：判断第一命令是否为动态随机存储器DRAM读写命令；若所述第一命令为DRAM读写命令，通过第一物理连线向第一DRAM内存接口发送第一指示信号；所述第一DRAM内存接口，用于在接收到所述第一指示信号的情况下，控制所述第一DRAMRANK进入工作状态。采用本申请，可以保证处理装置的低功耗和低时延。

公开(公告)号：CN113383317A

公开(公告)日：2021-09-10

申请号：CN201980090641.1

申请日：2019-01-31

申请人： 华为技术有限公司

发明人： 陈政荫 ,  刘宇 ,  朱强 ,  卢晓博

IPC分类号： G06F12/02

摘要： 本发明实施例公开了一种处理装置、方法及相关设备，其中，处理装置包括，处理模块和N个动态随机存取存储器DRAM内存接口，所述处理模块与所述N个DRAM内存接口之间通过总线相连，且所述处理模块还通过物理连线分别与所述N个DRAM内存接口直连；所述处理模块，用于：判断第一命令是否为动态随机存储器DRAM读写命令；若所述第一命令为DRAM读写命令，通过第一物理连线向第一DRAM内存接口发送第一指示信号；所述第一DRAM内存接口，用于在接收到所述第一指示信号的情况下，控制所述第一DRAMRANK进入工作状态。采用本申请，可以保证处理装置的低功耗和低时延。