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公开(公告)号：CN116418295A
公开(公告)日：2023-07-11
申请号：CN202310365612.X
申请日：2023-04-03
摘要： 本发明公开了一种脉冲注入式晶体振荡电路，包括：晶振、切分电路、延时锁相电路、脉冲发生电路以及驱动电路；所述切分电路与所述晶振的输入端连接，所述延时锁相电路分别与所述切分电路、所述晶振的输出端、所述脉冲发生电路连接，所述脉冲发生电路与所述延时锁相电路连接，所述驱动电路与所述脉冲发生电路连接。通过延时锁相电路根据所述脉冲发生电路输出的下拉脉冲信号将所述第一方波信号的上升沿与所述晶振的输出信号波谷对齐并输出第二方波信号，以利用负反馈实现所述第二方波信号与所述输出信号波谷之间相位锁定，从而抵御PVT对电路的影响，以对所述输出信号精准注入能量，进而降低相位噪声以及提高能量注入效率。
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公开(公告)号：CN116388694A
公开(公告)日：2023-07-04
申请号：CN202310383916.9
申请日：2023-04-03
申请人： 南方科技大学
摘要： 本发明公开了一种带畸变补偿的晶体振荡电路及畸变补偿方法，在该电路中，晶振的第一端输出第一正弦波。预处理模块用于根据第一正弦波输出目标方波。脉冲发生模块用于在目标方波处于上升沿时产生下拉信号，以及在目标方波处于下降沿时产生上拉信号。驱动模块用于将根据上拉信号对晶振的第二端电压进行上拉，根据下拉信号对晶振的第二端电压进行下拉。补偿模块用于根据上拉信号对晶振的第一端电压进行下拉，以及根据下拉信号对晶振的第一端电压进行上拉。本申请通过设置补偿模块，对晶振第一端输出的第一正弦波信号进行对应的上拉或下拉，以对第一正弦波的波峰、波谷畸变进行补偿，从而减少输出方波的频率抖动和占空比抖动。
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公开(公告)号：CN115312090A
公开(公告)日：2022-11-08
申请号：CN202210766593.7
申请日：2022-07-01
申请人： 南方科技大学
摘要： 本发明公开了一种存内计算电路及方法，电路包括：n行n列设置的存储单元阵列；每列包括：若干并联的存储单元、数字‑时域脉冲信号转换器、充电单元、模数转换器与重置单元；存储单元为多比特阻变式存储单元；数字‑时域脉冲信号转换器用于将接收的输入操作数转换为时域脉冲信号并输出至存储单元；充电单元用于接收流过各个存储单元的电流进行充电以得到充电电压并输出至模数转换器；充电电压表示n个输入时域脉冲信号和n个存储单元电导值的乘加运算结果；模数转换器用于将乘加运算结果转换为数字码并输出；重置单元用于对充电单元的充电电压放电以重置运算周期。本发明在单个存储单元内可实现多比特存内计算，节省了占用面积，降低了功耗。
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公开(公告)号：CN115312097A
公开(公告)日：2022-11-08
申请号：CN202210766589.0
申请日：2022-07-01
申请人： 南方科技大学
IPC分类号： G11C13/00
摘要： 本发明公开了一种多比特阻变式随机存储器写入电路、方法及存储器装置，多比特阻变式随机存储器写入电路与存储器单元连接，其包括：第一电压钳位模块、第二电压钳位模块、写入电流采样模块、电流比较模块与关断控制模块；第一电压钳位模块与第二电压钳位模块用于控制存储器单元两端的电压不随写入电流的变化而变化；写入电流采样模块用于采样流过存储器单元的写入电流大小并输出采样电流至电流比较模块；电流比较模块用于提供预设电流并在采样电流接近或达到预设电流时生成写入关断控制信号，以控制写入电流的大小；关断控制模块用于根据写入关断控制信号中断写入过程。本发明实现了多比特RRAM存储器阵列的恒压低功耗写入。
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公开(公告)号：CN117195923A
公开(公告)日：2023-12-08
申请号：CN202311001065.3
申请日：2023-08-09
申请人： 南方科技大学
IPC分类号： G06G7/16
摘要： 本发明公开了一种自适应时钟电路、乘法运算电路及乘法运算的方法，所述自适应时钟电路包括：捕获单元、异步数据缓冲器以及延时控制链模块；所述捕获单元用于比较第一尾数位以及第二尾数位的位宽，并获取两者之中的最大位宽；所述延时控制链模块用于根据最大位宽匹配所述异步数据缓冲器的延时时钟；所述异步数据缓冲器用于根据延时时钟传输数据。本发明基于Posit独特的数据特性，通过捕获单元获取最大位宽，并应用自适应时钟技术，根据最大位宽匹配所述异步数据缓冲器的延时时钟，以解决Posit乘法器速度慢的问题，同时自适应时钟电路的控制逻辑精简而高效，相比于其他提速方案大大减小了面积以及功耗开销，性能显著提高。
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公开(公告)号：CN116404985A
公开(公告)日：2023-07-07
申请号：CN202310388757.1
申请日：2023-04-03
摘要： 本发明公开了一种基于混合信号的晶体振荡电路，包括：晶振、切分电路,延时锁相电路、脉冲发生电路以及驱动电路；所述切分电路与所述晶振的输入端连接，所述延时锁相电路包括：动态比较器、加减计数器、数据选择器以及延时电路；所述动态比较器分别与所述晶振的输出端以及所述脉冲发生电路连接，所述加减计数器与所述动态比较器连接，所述数据选择器与所述加减计数器连接，所述延时电路与所述数据选择器连接，所述脉冲发生电路与所述延时电路连接，所述驱动电路与所述脉冲发生电路连接。以实现降低相位噪声和提高能量注入效率的同时，减小电路面积，并便于工艺迁移。
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公开(公告)号：CN218585646U
公开(公告)日：2023-03-07
申请号：CN202221696445.4
申请日：2022-07-01
申请人： 南方科技大学
IPC分类号： G11C13/00
摘要： 本实用新型公开了一种多比特阻变式随机存储器写入电路及存储器装置，多比特阻变式随机存储器写入电路与存储器单元连接，其包括：第一电压钳位模块、第二电压钳位模块、写入电流采样模块、电流比较模块与关断控制模块；第一电压钳位模块与第二电压钳位模块用于控制存储器单元两端的电压不随写入电流的变化而变化；写入电流采样模块用于采集流过存储器单元的写入电流大小并输出采样电流至电流比较模块；电流比较模块用于提供预设电流并在采样电流接近或达到预设电流时生成写入关断控制信号，以控制写入电流的大小；关断控制模块用于根据写入关断控制信号中断写入过程。本实用新型实现了多比特RRAM存储器阵列的恒压低功耗写入。
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公开(公告)号：CN217933180U
公开(公告)日：2022-11-29
申请号：CN202221696231.7
申请日：2022-07-01
申请人： 南方科技大学
摘要： 本实用新型公开了一种存内计算电路，电路包括：n行n列设置的存储单元阵列；每列包括：若干并联的存储单元、数字‑时域脉冲信号转换器、充电单元、模数转换器与重置单元；存储单元为多比特阻变式存储单元；数字‑时域脉冲信号转换器用于将接收的输入操作数转换为时域脉冲信号并输出至存储单元；充电单元用于接收流过各个存储单元的电流进行充电以得到充电电压并输出至模数转换器；充电电压表示n个输入时域脉冲信号和n个存储单元电导值的乘加运算结果；模数转换器用于将乘加运算结果转换为数字码并输出；重置单元用于对充电单元的充电电压放电以重置运算周期。本实用新型在单个存储单元内可实现多比特存内计算，节省了占用面积，降低了功耗。
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