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公开(公告)号：CN104125042A
公开(公告)日：2014-10-29
申请号：CN201410357404.6
申请日：2014-07-25
摘要： 本发明提供一种硬件解码系统及其实现方法，所述系统包括处理器、数据存储器、采样值解码器和以太网控制器；所述以太网控制器、采样值解码器、数据存储器和处理器依次连接。所述方法包括(1)以太网控制器接收网络物理层PHY发送的采样值帧数据并进行处理；(2)采样值解码器按ASN.1原理对采样值9-2帧数据进行解码，解码后的数据发送给数据存储器；(3)数据存储器将采样值数据集信息按照存储结构体的要求存储；(4)处理器根据需求调用采样值解码数据，进行后续数据处理。本发明可以改善软件解码效率低下的问题，提升解码速率；降低因处理器资源紧张而造成的误码率；提升智能装置在长期应用中的可靠性。
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公开(公告)号：CN103441573A
公开(公告)日：2013-12-11
申请号：CN201310331629.X
申请日：2013-08-01
IPC分类号： H02J13/00
CPC分类号： Y02E60/723 , Y04S10/16
摘要： 本发明提供一种基于IEC61850标准的网络处理器，包括处理器模块、存储器模块、存储控制器模块、时钟管理模块、内部控制模块、接口控制器模块和外部接口模块；所述存储器模块、存储控制器模块、时钟管理模块、内部控制模块、接口控制器模块和外部接口模块采用AMBA总线与所述处理器模块双向连接。本发明支持IEC61850协议功能的高实时性、低功耗处理器，应用于智能变电站及配电自动化通信系统。
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公开(公告)号：CN103441749B
公开(公告)日：2016-09-21
申请号：CN201310314235.3
申请日：2013-07-24
IPC分类号： H03K5/22
摘要： 本发明提出一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈回路；反馈回路对称设置在同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。
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公开(公告)号：CN103441573B
公开(公告)日：2015-07-08
申请号：CN201310331629.X
申请日：2013-08-01
IPC分类号： H02J13/00
CPC分类号： Y02E60/723 , Y04S10/16
摘要： 本发明提供一种基于IEC61850标准的网络处理器，包括处理器模块、存储器模块、存储控制器模块、时钟管理模块、内部控制模块、接口控制器模块和外部接口模块；所述存储器模块、存储控制器模块、时钟管理模块、内部控制模块、接口控制器模块和外部接口模块采用AMBA总线与所述处理器模块双向连接。本发明支持IEC61850协议功能的高实时性、低功耗处理器，应用于智能变电站及配电自动化通信系统。
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公开(公告)号：CN103441749A
公开(公告)日：2013-12-11
申请号：CN201310314235.3
申请日：2013-07-24
IPC分类号： H03K5/22
摘要： 本发明提出一种迟滞可控的同步比较器，包括同步比较器模块、锁存单元和反馈回路；反馈回路对称设置在同步比较器模块两边，并根据控制要求，增设所述反馈模块的数量，实现迟滞可调的同步比较器。本发明的迟滞可控的同步比较器和传统的同步比较器相比，增加了至少一组的反馈回路，实现了迟滞数字可控，并且有效避免了输入信号的干扰造成的输出波动，避免了输出过于敏感，解决了传统的同步比较器的稳定性问题。
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公开(公告)号：CN103368974A
公开(公告)日：2013-10-23
申请号：CN201310325032.4
申请日：2013-07-30
IPC分类号： H04L29/06
摘要： 本发明提出一种基于FPGA支持IEC61850协议的设备，包括FPGA处理器、电源单元、以太网接口单元、RS485接口单元、RS232接口单元、调试接口单元、存储接口单元和实时时钟单元；FPGA内嵌带有处理器的软盒作为控制器件，其分别与以太网接口单元、RS485接口单元、RS232接口单元、调试接口单元、存储接口单元和实时时钟单元连接，并集成于一个芯片上；芯片上还嵌入用于供电的所述电源单元。本发明实现了IEC61850通信标准中的IEC103规约与IEC61850规约的转换，解决了保护设备的通用性问题。
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公开(公告)号：CN104021104B
公开(公告)日：2017-11-07
申请号：CN201410262251.7
申请日：2014-06-12
IPC分类号： G06F13/40
摘要： 本发明提供一种基于双总线结构的协同系统及其通信方法，所述系统包括主控模块、安全协处理模块和存储器；所述主控模块应用程序、数据与安全协处理模块应用程序、数据分别存储于两块存储器中，分别挂载在主控总线与安全模块总线上。所述方法包括(1)主控模块与安全协处理模块通过SPI总线进行通信；(2)主控模块发起安全加解密或签名验签操作；(3)发送安全处理命令；(4)送入命令操作数据对象并等待处理后的数据反馈。本发明双总线结构适用于对于安全运算频繁调用的应用之中，减少了总线拥塞程度，提高了访存带宽，提供了安全性，通过对于安全协处理模块的通信方式的约定以及访问控制保障系统关键数据的安全完整。
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公开(公告)号：CN103872144B
公开(公告)日：2016-08-24
申请号：CN201410081630.6
申请日：2014-03-06
IPC分类号： H01L29/861 , H01L29/06 , H01L21/329
摘要： 本发明涉及一种软快恢复二极管及其制造方法。二极管包括N型本征区、背N+缓冲区、阳极金属层和阴极金属层，背N+缓冲区设置于N型本征区的背面，在N型本征区的正面和阳极金属层之间设有P型发射区，在阳极金属层的两端对称设有掩蔽氧化层，在有源区的边界处设有P型高阻区，在有源区的中心处设有P+欧姆接触层；全局寿命控制区设置于二极管的整体，覆盖二极管的所有结构层；在二极管的轴向方向上，局域寿命控制层位于P型发射区内靠近P+欧姆接触层的位置上，在二极管的垂直于轴向的方向上，局域寿命控制层位于P型发射区和P型高阻区组成的平面内。本发明通过采用全局加局域寿命控制方式，实现器件的软快恢复特性；通过增加高阻区，提高器件的抗雪崩能力。
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公开(公告)号：CN104133656A
公开(公告)日：2014-11-05
申请号：CN201410360280.7
申请日：2014-07-25
IPC分类号： G06F7/535
摘要： 本发明涉及一种尾码采用移位和减法运算的浮点数除法器及运算方法，所述除法器包括预处理模块，符号位运算模块，浮点数阶码运算模块，浮点数尾码运算模块，浮点数后处理模块；所述预处理模块、符号位运算模块、浮点数阶码运算模块、浮点数尾码运算模块和浮点数后处理模块相连。所述方法包括(1)进行判0处理和数据分解；(2)计算出商的符号；(3)计算出阶码的商；(4)处理得到尾数除法的商；(5)进行浮点数商的整合和规格化处理。本发明把除法运算转换成移位和减法运算，采循环移位方法，用硬件电路实现，运算的精度高，运算延迟小，可行性好。采用移位方法得到商值，结构简单，便于移植。本发明适合单精度和双精度的浮点数除法器。
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公开(公告)号：CN103970709A
公开(公告)日：2014-08-06
申请号：CN201410177438.7
申请日：2014-04-29
IPC分类号： G06F15/163
摘要： 本发明提供一种FFT协处理器与主处理器通信方法，该方法包括如下步骤：将CPU和DMA控制器均连接到AHB总线；DMA控制器集成AHB总线到APB总线的桥；FFT协处理器集成APB总线的从控制器；FFT协处理器发出中断请求；CPU响应所述中断请求；DMA控制器将FFT的运算结果搬移到系统内存；通信结束。通过本发明提供的方法，解决了慢速FFT协处理器和主处理器数据交换的问题；根据FFT协处理器所需要传输的数据的特点采用DMA进行FFT协处理器与主处理器的数据交换，提高了CPU和总线的利用率。
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