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公开(公告)号：CN112383479B
公开(公告)日：2022-03-22
申请号：CN202011104222.X
申请日：2020-10-15
申请人： 国家计算机网络与信息安全管理中心 , 曙光网络科技有限公司
IPC分类号： H04L45/745
摘要： 本申请涉及一种规则查询方法、装置、计算机设备和存储介质。该方法包括：计算机设备通过获取请求报文的五元组信息中的互联网协议IP地址，从预设的多个五元组规则表中，确定与该IP地址对应的目标五元组规则表，根据五元组信息查询目标五元组规则表，确定与五元组信息对应的目标五元组规则。本方法中，五元组规则表中包括五元组信息和五元组规则的对应关系，计算机设备在根据请求报文的五元组信息中的IP确定与其对应的目标五元组规则表之后，根据目标五元组规则表进行目标五元组规则的查询，避免了遍历所有五元组规则表的情况，减少了五元组规则的查询次数，节省了五元组规则的查询资源，进一步地，降低了FPGA的输入输出单元的消耗情况。
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公开(公告)号：CN112383479A
公开(公告)日：2021-02-19
申请号：CN202011104222.X
申请日：2020-10-15
申请人： 国家计算机网络与信息安全管理中心 , 曙光网络科技有限公司
IPC分类号： H04L12/741
摘要： 本申请涉及一种规则查询方法、装置、计算机设备和存储介质。该方法包括：计算机设备通过获取请求报文的五元组信息中的互联网协议IP地址，从预设的多个五元组规则表中，确定与该IP地址对应的目标五元组规则表，根据五元组信息查询目标五元组规则表，确定与五元组信息对应的目标五元组规则。本方法中，五元组规则表中包括五元组信息和五元组规则的对应关系，计算机设备在根据请求报文的五元组信息中的IP确定与其对应的目标五元组规则表之后，根据目标五元组规则表进行目标五元组规则的查询，避免了遍历所有五元组规则表的情况，减少了五元组规则的查询次数，节省了五元组规则的查询资源，进一步地，降低了FPGA的输入输出单元的消耗情况。
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公开(公告)号：CN114205856A
公开(公告)日：2022-03-18
申请号：CN202111441664.8
申请日：2021-11-27
申请人： 国家计算机网络与信息安全管理中心 , 曙光网络科技有限公司
摘要： 本申请涉及一种信令分析设备及信令分析方法，属于无线通信技术领域。所述信令分析设备，包括可插拔的多个板卡，多个板卡包括分流板和计算板；分流板，用于对流入信令分析设备的通信数据进行识别处理，以从通信数据中识别出控制面数据和用户面数据；分流板，还用于将控制面数据发送至计算板，并用于对用户面数据进行分析处理，得到第一分析结果；计算板，用于对控制面数据进行分析处理，得到第二分析结果，并将第二分析结果发送至分流板；分流板，用于根据第一分析结果和第二分析结果对控制面数据和用户面数据进行数据关联处理。采用本方案能够提高数据关联处理的效率，并降低数据关联处理的硬件成本。
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公开(公告)号：CN111200482A
公开(公告)日：2020-05-26
申请号：CN201911424861.1
申请日：2019-12-31
申请人： 曙光网络科技有限公司
摘要： 本申请提供了一种GFP帧定位处理方法、装置、电子设备及存储介质。其中，该GFP帧定位处理方法包括以下步骤：获取具有第一时钟周期的SDH帧数据流；将SDH帧数据流转换为具有第二时钟周期的连续净负荷数据流；其中，第一时钟周期大于第二时钟周期，连续净负荷数据流包括多个长度为N字节的单位数据，N大于或等于2；对每一单位数据进行解扰，以获取与每一单位数据对应的N个待选核心帧头的明码；其中，每一第二时钟周期解扰一所述单位数据；基于每一单位数据对应的N个待选核心帧头的明码进行核心帧头同步处理，以获取每一GFP帧的实际核心帧头的位置及该GFP帧的净负荷区域的长度。本申请可以降低对时钟频率的需求以及降低GFP帧的核心帧头定位同步的复杂度。
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公开(公告)号：CN111200482B
公开(公告)日：2023-03-24
申请号：CN201911424861.1
申请日：2019-12-31
申请人： 曙光网络科技有限公司
摘要： 本申请提供了一种GFP帧定位处理方法、装置、电子设备及存储介质。其中，该GFP帧定位处理方法包括以下步骤：获取具有第一时钟周期的SDH帧数据流；将SDH帧数据流转换为具有第二时钟周期的连续净负荷数据流；其中，第一时钟周期大于第二时钟周期，连续净负荷数据流包括多个长度为N字节的单位数据，N大于或等于2；对每一单位数据进行解扰，以获取与每一单位数据对应的N个待选核心帧头的明码；其中，每一第二时钟周期解扰一所述单位数据；基于每一单位数据对应的N个待选核心帧头的明码进行核心帧头同步处理，以获取每一GFP帧的实际核心帧头的位置及该GFP帧的净负荷区域的长度。本申请可以降低对时钟频率的需求以及降低GFP帧的核心帧头定位同步的复杂度。
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公开(公告)号：CN114090241A
公开(公告)日：2022-02-25
申请号：CN202111313153.8
申请日：2021-11-08
申请人： 曙光网络科技有限公司
摘要： 本发明公开了一种基于FPGA的DDR2SRAM接口电路及其相位调整方法，所述电路包括：控制模块，所述控制模块用于发出控制命令以及时钟信号；所述时钟信号为phy_clk；SRAM模块，所述SRAM模块与所述控制模块连接；读写数据模块，所述读写数据模块基于所述phy_clk的时钟域，根据所述控制命令将数据写入所述SRAM模块或者读取所述SRAM模块的数据；相位调整模块，所述相位调整模块与所述读写模块连接，所述相位调整模块用于寻找读写数据的相位窗口，确定中间值。本发明的技术方案，DDR2SRAM写数据和读数据在同一个时钟域下，无需对读返回数据做跨时钟处理。
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