公开(公告)号：CN108228966A

公开(公告)日：2018-06-29

申请号：CN201711278509.2

申请日：2017-12-06

Applicant: 复旦大学

Inventor： 陈更生 ,  叶汉辰 ,  倪思宇 ,  黄超

IPC: G06F17/50

Abstract: 本发明属于微电子技术领域，具体为一种基于FPGA局部动态重构技术的异型流水线设计方法。本发明利用FPGA局部动态重构技术，在FPGA上划分出若干个局部可重构区块，于运行时依次动态重构，通过以时间换空间的方式循环复用FPGA可编程逻辑资源，使原本无法部署在单块FPGA上的大规模应用能够完整呈现，很大程度上突破了FPGA硬件资源的限制；此外，将重构块的重构过程作为独立流水级，与用户逻辑的运算过程并行进行，显著地增加了计算的粘性。当流水线饱和时，所有的运算‑重构过程以及结果输出、数据输入的过程均处在深度流水状态，达到同等资源消耗下的最优系统吞吐率与可接受的运算延时。本发明具有很强的通用性和扩展性。

公开(公告)号：CN108228966B

公开(公告)日：2021-08-20

申请号：CN201711278509.2

申请日：2017-12-06

Applicant: 复旦大学

Inventor： 陈更生 ,  叶汉辰 ,  倪思宇 ,  黄超

IPC: G06F30/34

Abstract: 本发明属于微电子技术领域，具体为一种基于FPGA局部动态重构技术的异型流水线设计方法。本发明利用FPGA局部动态重构技术，在FPGA上划分出若干个局部可重构区块，于运行时依次动态重构，通过以时间换空间的方式循环复用FPGA可编程逻辑资源，使原本无法部署在单块FPGA上的大规模应用能够完整呈现，很大程度上突破了FPGA硬件资源的限制；此外，将重构块的重构过程作为独立流水级，与用户逻辑的运算过程并行进行，显著地增加了计算的粘性。当流水线饱和时，所有的运算‑重构过程以及结果输出、数据输入的过程均处在深度流水状态，达到同等资源消耗下的最优系统吞吐率与可接受的运算延时。本发明具有很强的通用性和扩展性。