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公开(公告)号：CN107291148A
公开(公告)日：2017-10-24
申请号：CN201610202328.0
申请日：2016-03-31
申请人： 大唐恩智浦半导体有限公司
IPC分类号： G06F1/03
CPC分类号： G06F1/0328
摘要： 本发明提供了一种正弦波发生装置，包括：第一分频器，输入时钟信号，进行不同比例的分频后输出多个分频信号；多路选择器，输入该多个分频信号，且根据第一控制字选择其中一个目标分频信号输出；第二分频器，输入该目标分频信号，且以第二控制字作为分频系数产生地址时钟信号；存储器，储存正弦波的量化振幅值；以及地址计数器，输入该地址时钟信号，且在该地址时钟信号的控制下产生地址信号，从该存储器索引正弦波的量化振幅值而产生正弦波。
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公开(公告)号：CN107809395B
公开(公告)日：2019-12-10
申请号：CN201710943390.X
申请日：2017-10-11
申请人： 大唐恩智浦半导体有限公司
IPC分类号： H04L12/863 , H04L12/879 , H04L1/00 , H04L7/033
摘要： 本发明实施例提供了一种电池管理系统的通信方法和电池管理系统，所述电池管理系统包括多个芯片和多个电池，多个电池串联连接，每个芯片分别管理一个电池，每个芯片分别包括一上行先入先出FIFO队列和一下行先入先出FIFO队列，上行FIFO队列与下行FIFO队列复用一共用指针，该方法包括：当当前芯片接收到上一级芯片传输的数据时，调整共用指针指向上行FIFO队列与下行FIFO队列的中间位置；将所述数据传输至下一级芯片，并接收下一级芯片的反馈信息；当共用指针指向上行FIFO队列或下行FIFO队列的中间位置时，将反馈信息传输至上一级芯片，本发明实施例保证了上行数据和下行数据的同步，保障了电池管理系统的通信安全。
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公开(公告)号：CN107809395A
公开(公告)日：2018-03-16
申请号：CN201710943390.X
申请日：2017-10-11
申请人： 大唐恩智浦半导体有限公司
IPC分类号： H04L12/863 , H04L12/879 , H04L1/00 , H04L7/033
摘要： 本发明实施例提供了一种电池管理系统的通信方法和电池管理系统，所述电池管理系统包括多个芯片和多个电池，多个电池串联连接，每个芯片分别管理一个电池，每个芯片分别包括一上行先入先出FIFO队列和一下行先入先出FIFO队列，上行FIFO队列与下行FIFO队列复用一共用指针，该方法包括：当当前芯片接收到上一级芯片传输的数据时，调整共用指针指向上行FIFO队列与下行FIFO队列的中间位置；将所述数据传输至下一级芯片，并接收下一级芯片的反馈信息；当共用指针指向上行FIFO队列或下行FIFO队列的中间位置时，将反馈信息传输至上一级芯片，本发明实施例保证了上行数据和下行数据的同步，保障了电池管理系统的通信安全。
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公开(公告)号：CN205406667U
公开(公告)日：2016-07-27
申请号：CN201620151545.7
申请日：2016-02-29
申请人： 大唐恩智浦半导体有限公司
IPC分类号： H01M10/42
摘要： 本实用新型涉及一种电池管理系统的电池校正装置，包括校正模块、带隙电路、第一模数转换器、第二模数转换器、开关以及逻辑模块，该第一模数转换器用于进行电压和电阻测量，该第二模数转换器用于进行电流测量，该第一模数转换器和该第二模数转换器连接该带隙电路的输出端，该开关连接第一模数转换器和第二模数转换器的输出端，该校正模块连接该开关，用于对该第一模数转换器和第二模数转换器的输出进行校正，该逻辑模块连接该校正模块。
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公开(公告)号：CN205721480U
公开(公告)日：2016-11-23
申请号：CN201620268923.X
申请日：2016-03-31
申请人： 大唐恩智浦半导体有限公司
IPC分类号： G06F1/03
摘要： 本实用新型提供了一种正弦波发生装置，包括：第一分频器，输入时钟信号，进行不同比例的分频后输出多个分频信号；多路选择器，输入该多个分频信号，且根据第一控制字选择其中一个目标分频信号输出；第二分频器，输入该目标分频信号，且以第二控制字作为分频系数产生地址时钟信号；存储器，储存正弦波的量化振幅值；以及地址计数器，输入该地址时钟信号，且在该地址时钟信号的控制下产生地址信号，从该存储器索引正弦波的量化振幅值而产生正弦波。
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公开(公告)号：CN205749700U
公开(公告)日：2016-11-30
申请号：CN201521095689.7
申请日：2015-12-24
申请人： 大唐恩智浦半导体有限公司
IPC分类号： G01R31/00
摘要： 本实用新型涉及一种芯片JTAG测试结构以及芯片。该芯片JTAG测试结构包括曼彻斯特解码器和译码器，该曼彻斯特解码器具有输入端、时钟输出端和数据输出端，该译码器具有时钟输入端、数据输入端以及一组JTAG测试端子、该曼彻斯特解码器的该输入端连接芯片的输入管脚，该时钟输出端连接该译码器的时钟输入端，该数据输出端连接该译码器的数据输入端。
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