公开(公告)号：CN101778291B

公开(公告)日：2012-06-13

申请号：CN201010101576.9

申请日：2010-01-27

申请人： 山东大学

发明人： 刘志军 ,  王小群 ,  孔德超 ,  韩庆喜 ,  张淑慧

IPC分类号： H04N7/30 ,  G06F17/14

摘要： 本发明公开了一种基于提升结构的DCT变换结构及其方法。本发明从FPGA硬件实现的角度出发，消除了传统DCT变换中的乘法运算，改由移位和加法运算来进行代替，从而可以避免硬件实现中占用大量资源且严重影响电路运行速率的乘法器电路。具体模块包括：数据扩展和串并转换电路1、一维8点DCT变换电路2、转置矩阵电路3、数据的截位及并串转换电路4；其中一维8点DCT变换电路为整个系统的中心部分，该电路又可细分为：向量分解电路5、一维4点DCT变换电路6和数据重组电路7、地址控制模块8几个部分。电路实现可利用流水线思想进一步提高运算速率。本发明可以应用于各种图像压缩技术中。

公开(公告)号：CN101567844A

公开(公告)日：2009-10-28

申请号：CN200910016304.6

申请日：2009-06-04

申请人： 山东大学

发明人： 刘志军 ,  马成海 ,  王运哲

IPC分类号： H04L12/56 ,  H04L29/06

摘要： 基于FPGA的IPv6数据包高速处理装置及运行方法，属数据包收发处理技术领域。包括微处理器接口模块、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、以太网MAC控制器模块、SRAM控制器模块和用户交互模块，微处理器接口模块分别与外部微处理器、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、SRAM控制器模块和用户交互模块相连；IPv6数据包封装发送模块、IPv6数据包拆封解析模块分别和以太网MAC控制器模块相连接。本发明全面支持IPv6，能够大大提高网络数据的处理速度，采用模块化设计，仅仅修改微处理器接口模块即可适应不同的微处理器或总线接口，具有高度的扩展性、通用性和灵活性。

公开(公告)号：CN101431339A

公开(公告)日：2009-05-13

申请号：CN200810158745.5

申请日：2008-11-06

申请人： 山东大学

发明人： 刘志军 ,  孔德超 ,  于帅 ,  韩庆喜

IPC分类号： H03M13/15

摘要： 基于FPGA的RS编码装置及编码方法，属数字编码技术领域。包括一台pc机，一台开发板，其特征在于pc机的并口通过一条JATG连接线与开发板相连接，开发板上装置有FPGA芯片。FPGA芯片包括伽罗华域加法器单元、伽罗华域乘法器单元、寄存器和选择器。本发明RS编码装置及编码方法可简化硬件电路，从而降低系统的开销，节约成本，以实现高速、低复杂度的RS编码装置及编码方法。

公开(公告)号：CN101778291A

公开(公告)日：2010-07-14

申请号：CN201010101576.9

申请日：2010-01-27

申请人： 山东大学

发明人： 刘志军 ,  王小群 ,  韩庆喜 ,  张淑慧

IPC分类号： H04N7/30 ,  G06F17/14

摘要： 本发明公开了一种基于提升结构的DCT变换结构及其方法。本发明从FPGA硬件实现的角度出发，消除了传统DCT变换中的乘法运算，改由移位和加法运算来进行代替，从而可以避免硬件实现中占用大量资源且严重影响电路运行速率的乘法器电路。具体模块包括：数据扩展和串并转换电路1、一维8点DCT变换电路2、转置矩阵电路3、数据的截位及并串转换电路4；其中一维8点DCT变换电路为整个系统的中心部分，该电路又可细分为：向量分解电路5、一维4点DCT变换电路6和数据重组电路7、地址控制模块8几个部分。电路实现可利用流水线思想进一步提高运算速率。本发明可以应用于各种图像压缩技术中。

公开(公告)号：CN101567844B

公开(公告)日：2011-04-20

申请号：CN200910016304.6

申请日：2009-06-04

申请人： 山东大学

发明人： 刘志军 ,  马成海 ,  王运哲

IPC分类号： H04L12/56 ,  H04L29/06

摘要： 基于FPGA的IPv6数据包高速处理装置及运行方法，属数据包收发处理技术领域。包括微处理器接口模块、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、以太网MAC控制器模块、SRAM控制器模块和用户交互模块，微处理器接口模块分别与外部微处理器、IPv6数据包封装发送模块、IPv6数据包拆封解析模块、SRAM控制器模块和用户交互模块相连；IPv6数据包封装发送模块、IPv6数据包拆封解析模块分别和以太网MAC控制器模块相连接。本发明全面支持IPv6，能够大大提高网络数据的处理速度，采用模块化设计，仅仅修改微处理器接口模块即可适应不同的微处理器或总线接口，具有高度的扩展性、通用性和灵活性。

公开(公告)号：CN101431339B

公开(公告)日：2011-06-29

申请号：CN200810158745.5

申请日：2008-11-06

申请人： 山东大学

发明人： 刘志军 ,  孔德超 ,  于帅 ,  韩庆喜

IPC分类号： H03M13/15

摘要： 基于FPGA的RS编码装置及编码方法，属数字编码技术领域。包括一台pc机，一台开发板，其特征在于pc机的并口通过一条JATG连接线与开发板相连接，开发板上装置有FPGA芯片。FPGA芯片包括伽罗华域加法器单元、伽罗华域乘法器单元、寄存器和选择器。本发明RS编码装置及编码方法可简化硬件电路，从而降低系统的开销，节约成本，以实现高速、低复杂度的RS编码装置及编码方法。