公开(公告)号：CN111129302B

公开(公告)日：2024-04-30

申请号：CN201910992857.9

申请日：2019-10-18

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H10N97/00

Abstract: 本发明提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。包含在半导体晶圆10的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法利用在内部包含单位沟槽型电容的晶胞12构成多个沟槽型电容的各个，并且使多个沟槽型电容的沟槽14的布局图案的、规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等。

公开(公告)号：CN111129302A

公开(公告)日：2020-05-08

申请号：CN201910992857.9

申请日：2019-10-18

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H01L49/02

Abstract: 本发明提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。包含在半导体晶圆10的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法利用在内部包含单位沟槽型电容的晶胞12构成多个沟槽型电容的各个，并且使多个沟槽型电容的沟槽14的布局图案的、规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等。

公开(公告)号：CN107425027A

公开(公告)日：2017-12-01

申请号：CN201710212864.3

申请日：2017-04-01

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H01L27/146 ,  H01L23/00

CPC classification number: H01L27/1462 ,  G02B1/113 ,  H01L27/1464 ,  H01L27/14685 ,  H01L27/14625 ,  H01L23/562

Abstract: 本发明涉及半导体装置以及半导体装置的制造方法。在构成背面照射型的固体拍摄装置的半导体装置中，不损害防反射膜的防反射效果地抑制半导体层内部的晶体缺陷的产生。半导体装置包括：受光部，其设置在具有第一导电型的半导体层的内部，且具有与第一导电型不同的第二导电型；缓冲层，其设置在受光部的光射入侧，且由具有第一导电型的非晶硅构成；以及低折射率层，其设置在缓冲层的光射入侧，且具有比半导体层以及缓冲层的折射率低的折射率。

公开(公告)号：CN114121904A

公开(公告)日：2022-03-01

申请号：CN202110960249.7

申请日：2021-08-20

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H01L23/64

Abstract: 本发明提供一种能够抑制电容绝缘膜的耐压降低并且抑制与施加电压相应的沟槽电容器的电容变动的半导体装置。该半导体装置具有：半导体基板；掺杂有杂质的半导体膜，形成为覆盖沟槽的内壁表面且从内壁表面连续地沿半导体基板的一个面延伸，其中，上述沟槽形成为从半导体基板的一个面向内部延长；对置电极，具有第一部分和第二部分，其中，上述第一部分设置在隔着半导体膜与半导体基板对置的位置，且沿半导体基板的一个面延伸，上述第二部分从第一部分连续地以填充沟槽的方式延伸；以及绝缘膜，将半导体膜与对置电极绝缘。

公开(公告)号：CN107425027B

公开(公告)日：2022-02-11

申请号：CN201710212864.3

申请日：2017-04-01

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H01L27/146 ,  H01L23/00

Abstract: 本发明涉及半导体装置以及半导体装置的制造方法。在构成背面照射型的固体拍摄装置的半导体装置中，不损害防反射膜的防反射效果地抑制半导体层内部的晶体缺陷的产生。半导体装置包括：受光部，其设置在具有第一导电型的半导体层的内部，且具有与第一导电型不同的第二导电型；缓冲层，其设置在受光部的光射入侧，且由具有第一导电型的非晶硅构成；以及低折射率层，其设置在缓冲层的光射入侧，且具有比半导体层以及缓冲层的折射率低的折射率。

公开(公告)号：CN113451512A

公开(公告)日：2021-09-28

申请号：CN202110294418.8

申请日：2021-03-19

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H01L49/02

Abstract: 本发明提供一种能够使沟道电容器的电容增大并且抑制电容绝缘膜的耐压降低的半导体装置。具有：半导体基板；沟道，从半导体基板的一个面朝向内部延长，在侧壁表面具有凹凸结构；半导体膜，形成为覆盖沟道的侧壁表面且从侧壁表面连续地沿半导体基板的一个面延伸；对置电极，具有第一部分和第二部分，其中，上述第一部分设置于隔着半导体膜与半导体基板对置的位置，上述第一部分沿半导体基板的一个面延伸，上述第二部分从第一部分连续地延伸以填充沟道；以及绝缘膜，使半导体膜与对置电极绝缘。