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公开(公告)号：CN118245287A
公开(公告)日：2024-06-25
申请号：CN202410434916.1
申请日：2024-04-11
申请人： 无锡中微亿芯有限公司
摘要： 本申请公开了一种基于忆阻器实现检查回滚的高可靠性FPGA，涉及FPGA技术领域，该高可靠性FPGA内部的非易失性时序元件内置基于可变阻值的忆阻器，忆阻器一方面作为功能元件，另一方面又用于存储信息，检查回滚控制器控制每个非易失性时序元件利用内置的忆阻器的电阻状态更新存储无故障时的工作状态，并在故障时利用内置的忆阻器的电阻状态恢复到最近的一个工作状态，驱动高可靠性FPGA恢复到最近一个无故障的运行状态，从而可以实现非易失性的状态保存和状态恢复的功能，提高可靠性和稳定性，且这种做法现有CMOS工艺兼容，可以提高FPGA规模和速度，能够在大数据量处理场景下有较好应用。
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公开(公告)号：CN115081371A
公开(公告)日：2022-09-20
申请号：CN202210757199.7
申请日：2022-06-30
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F30/347 , G06F30/392 , G06F30/3947 , G06F111/04
摘要： 本申请公开了一种基于IP核的布局范围约束实现的FPGA布局方法，涉及FPGA技术领域，该方法针对内置IP核的FPGA，首先根据每个IP核的IP子网表和IP性能约束确定IP核的布局范围，然后在各个IP核的IP子网表在对应布局范围内布局布线的条件下，基于用户设计约束和各个IP核各自的IP性能约束、对输入网表在FPGA上进行全局的布局布线。通过预先确定IP核的布局范围作为约束，可以保证IP核在对应的布局范围布局时能够达成IP性能约束，可以尽快达成各个IP核的IP性能约束和用户设计约束，降低布局难度，提高布局效率和质量。
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公开(公告)号：CN114330187A
公开(公告)日：2022-04-12
申请号：CN202111581085.3
申请日：2021-12-22
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F30/337
摘要： 本申请公开了一种基于数据流向和频率形成平面规划的FPGA布局方法，涉及FPGA技术领域，该方法通过分析关键数据流的数据流向和时序要求，得到与关键数据流的传输带宽相关的约束区域条件，继而确定关键数据流的约束区域，然后将关键数据流包含的所有实例模块摆放在约束区域内来减少时延从而满足时序要求，实现在正式布局前的局部平面规划，减小布局难度，优化布局结果。
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公开(公告)号：CN114330187B
公开(公告)日：2024-10-29
申请号：CN202111581085.3
申请日：2021-12-22
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F30/337
摘要： 本申请公开了一种基于数据流向和频率形成平面规划的FPGA布局方法，涉及FPGA技术领域，该方法通过分析关键数据流的数据流向和时序要求，得到与关键数据流的传输带宽相关的约束区域条件，继而确定关键数据流的约束区域，然后将关键数据流包含的所有实例模块摆放在约束区域内来减少时延从而满足时序要求，实现在正式布局前的局部平面规划，减小布局难度，优化布局结果。
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公开(公告)号：CN116522837A
公开(公告)日：2023-08-01
申请号：CN202310437019.1
申请日：2023-04-21
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F30/347 , G06F111/04
摘要： 本申请公开了一种通过松弛实例优化时序的FPGA布局方法，涉及FPGA技术领域，该方法通过解析逻辑网表并读取逻辑网表的布局约束条件，以确定两个端点实例各自的布局约束条件满足本申请针对的情况，且在已有的布局约束条件下时间裕量不满足时序要求的待处理时序路径，然后对待处理时序路径进行预处理，将待处理时序路径中的部分或全部的中间实例归属为松弛实例以先解除布局约束条件，从而使得后续的布局算法能够根据时序要求来调整这些实例的位置，使得待处理时序路径能够通过后续的布局算法修正满足时序要求，从而满足设计要求，提高设计效率并优化设计得到的FPGA的性能。
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公开(公告)号：CN115081371B
公开(公告)日：2024-10-01
申请号：CN202210757199.7
申请日：2022-06-30
申请人： 无锡中微亿芯有限公司
IPC分类号： G06F30/347 , G06F30/392 , G06F30/3947 , G06F111/04
摘要： 本申请公开了一种基于IP核的布局范围约束实现的FPGA布局方法，涉及FPGA技术领域，该方法针对内置IP核的FPGA，首先根据每个IP核的IP子网表和IP性能约束确定IP核的布局范围，然后在各个IP核的IP子网表在对应布局范围内布局布线的条件下，基于用户设计约束和各个IP核各自的IP性能约束、对输入网表在FPGA上进行全局的布局布线。通过预先确定IP核的布局范围作为约束，可以保证IP核在对应的布局范围布局时能够达成IP性能约束，可以尽快达成各个IP核的IP性能约束和用户设计约束，降低布局难度，提高布局效率和质量。
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