公开(公告)号：CN114595108A

公开(公告)日：2022-06-07

申请号：CN202210256431.9

申请日：2022-03-16

Applicant: 杭州电子科技大学

Inventor： 黄继业 ,  田大海 ,  杨宇翔 ,  董哲康 ,  高明煜 ,  何志伟

IPC: G06F11/267

Abstract: 本发明公开了一种基于JTAG标准的测试数据传输优化方法，以IEEE1149.1协议为基础，在访问数据寄存器的过程中，在FSM的Run‑Test/Idle的状态中，在PC端的上位机上生成的压缩测试集利用JTAG端口的TDI引脚传输到电路的SRAM，利用高频时钟解码电路进行快速解码，解码进入一个缓冲电路，等待FSM的Shift‑DR状态，移入扫描链路中。其中压缩编码以FDR码为基础，给出了0/1交替编码的方法，是一种变长到变长的编码方法，f是与相关联的附加标志位，此编码相邻的两位附加标志位互为取反，只需记住f的初始值。此后它保持在0和1间交替，这减少测试数据位数，降低了测试集传输的时间开销。同时该方法中解码电路简单，且独立于被测电路。基于此，本方法具有极好的应用前景。

公开(公告)号：CN116628397A

公开(公告)日：2023-08-22

申请号：CN202310581655.1

申请日：2023-05-22

Applicant: 杭州电子科技大学

Inventor： 黄继业 ,  陈协和 ,  田大海 ,  董哲康 ,  杨宇翔 ,  李平

IPC: G06F17/11 ,  G06F17/16

Abstract: 本发明公开了一种基于FPGA的龙贝格积分硬件逻辑实时求解方法，包括以下步骤：S1、构建待求积分等式预处理模块；S2、根据逐次分半加速法以及S1中的预处理模块，构建数值参数模块；S3、构建局部并行计算数值参数模块，与S2中的数值参数模块组成积分计算迭代模块；S4、根据用户设定的数据精度误差ε和实时迭代控制模块，控制参数迭代精度并输出积分值。本发明通过流水线架构和并行处理能力，提高数值迭代的速度，缓解计算时延问题，提供高精度积分值。