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公开(公告)号：CN117785549A
公开(公告)日：2024-03-29
申请号：CN202310239939.2
申请日：2023-03-06
Applicant: 株式会社日立制作所
IPC: G06F11/14
Abstract: 本发明提供一种计算机系统以及数据控制方法，能够缩短故障恢复处理所需的时间。在故障切换处理中，CPU(301)将存储在第一卷的数据恢复到存储系统(20)所具有的第二卷，将第一卷的唯一ID与第二卷对应地存储到存储器(302)。在故障切换处理之后，CPU(301)管理更新差分管理位图，该更新差分管理位图表示针对存储在第二卷中的数据的更新内容。在故障切换处理中，CPU(301)基于更新差分管理位图，将存储于第二卷的数据中的故障恢复处理后被更新的更新数据转移到由与该第二卷对应的唯一ID确定的第一卷中。
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公开(公告)号：CN103597461A
公开(公告)日：2014-02-19
申请号：CN201180071483.9
申请日：2011-09-30
Applicant: 株式会社日立制作所
CPC classification number: G06F3/0608 , G06F3/0626 , G06F3/0635 , G06F3/0647 , G06F3/0658 , G06F3/0685 , G06F3/0688 , G06F12/0246 , G06F13/16 , G06F13/1684 , G06F13/4022
Abstract: 非易失性半导体存储系统具有：多个非易失性半导体存储介质；具有与多个非易失性半导体存储介质连接的介质接口组（1个以上的接口设备）的控制电路；多个开关。介质接口组和多个开关通过数据总线而连接，各开关和各2个以上的非易失性芯片通过数据总线而连接。开关构成为，切换与介质接口组连接的数据总线和与连接在该开关上的多个非易失性芯片中的任意一个连接的数据总线之间的连接。控制电路将写入对象的数据分割成多个数据要素，通过控制多个开关来切换连接，将多个数据要素分散地发送到多个非易失性芯片。
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公开(公告)号：CN117407212A
公开(公告)日：2024-01-16
申请号：CN202310118013.8
申请日：2023-02-02
Applicant: 株式会社日立制作所
IPC: G06F11/14
Abstract: 本发明提供一种数据控制装置以及数据控制方法，其能够容易且适当地恢复卷。在经由网络(13a、13b)与提供对象存储区的云系统(20)连接，将预定卷的备份数据作为对象备份到对象存储区的存储系统(10)中，存储系统(10)具备处理器(151)，将处理器(151)构成为，判定存储系统(10)是否存储有与恢复目标的第一时间点的卷关联的快照，在判定为存储有快照的情况下，利用快照来复原第一时间点的卷。
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公开(公告)号：CN103597461B
公开(公告)日：2016-04-27
申请号：CN201180071483.9
申请日：2011-09-30
Applicant: 株式会社日立制作所
CPC classification number: G06F3/0608 , G06F3/0626 , G06F3/0635 , G06F3/0647 , G06F3/0658 , G06F3/0685 , G06F3/0688 , G06F12/0246 , G06F13/16 , G06F13/1684 , G06F13/4022
Abstract: 非易失性半导体存储系统具有：多个非易失性半导体存储介质；具有与多个非易失性半导体存储介质连接的介质接口组（1个以上的接口设备）的控制电路；多个开关。介质接口组和多个开关通过数据总线而连接，各开关和各2个以上的非易失性芯片通过数据总线而连接。开关构成为，切换与介质接口组连接的数据总线和与连接在该开关上的多个非易失性芯片中的任意一个连接的数据总线之间的连接。控制电路将写入对象的数据分割成多个数据要素，通过控制多个开关来切换连接，将多个数据要素分散地发送到多个非易失性芯片。
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Patent Agency Ranking
公开(公告)号：CN104115109A
公开(公告)日：2014-10-22
申请号：CN201280069439.9
申请日：2012-02-08
Applicant: 株式会社日立制作所
CPC classification number: G06F3/0605 , G06F3/0608 , G06F3/0616 , G06F3/0647 , G06F3/0659 , G06F3/0665 , G06F3/067 , G06F3/0688
Abstract: 一种存储装置，被提供有多个非易失性半导体存储介质和存储控制器，该存储控制器耦合到该多个半导体存储介质。存储控制器基于已经获取的剩余寿命长度信息标识第一半导体存储单元和第二半导体存储单元，该第一半导体存储单元是至少一个半导体存储介质，该第二半导体存储单元是至少一个半导体存储介质并且被提供有比第一半导体存储单元的剩余寿命长度短的剩余寿命长度。而且，存储控制器基于指示与针对每个逻辑存储区域的写入有关的统计结果的统计信息标识用于第一半导体存储单元的第一逻辑存储区域和用于第二半导体存储单元的第二逻辑存储区域，该第二逻辑存储区域被提供有比第一逻辑存储区域的写入负荷高的写入负荷。存储控制器从第一逻辑存储区域和第二逻辑存储区域读取数据并且向第二逻辑存储区域写入已经从第一逻辑存储区域读取的数据和/或向第一逻辑存储区域写入已经从第二逻辑存储区域读取的数据。
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公开(公告)号：CN105867840B
公开(公告)日：2018-10-16
申请号：CN201610165063.1
申请日：2011-09-30
Applicant: 株式会社日立制作所
Abstract: 非易失性半导体存储系统具有：多个非易失性半导体存储介质；具有与多个非易失性半导体存储介质连接的介质接口组(1个以上的接口设备)的控制电路；多个开关。介质接口组和多个开关通过数据总线而连接，各开关和各2个以上的非易失性芯片通过数据总线而连接。开关构成为，切换与介质接口组连接的数据总线和与连接在该开关上的多个非易失性芯片中的任意一个连接的数据总线之间的连接。控制电路将写入对象的数据分割成多个数据要素，通过控制多个开关来切换连接，将多个数据要素分散地发送到多个非易失性芯片。
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公开(公告)号：CN104937561B
公开(公告)日：2018-01-02
申请号：CN201380070682.7
申请日：2013-05-17
Applicant: 株式会社日立制作所
Inventor： 小关英通
IPC: G06F12/00
CPC classification number: G06F3/0608 , G06F3/06 , G06F3/0619 , G06F3/0635 , G06F3/0641 , G06F3/0655 , G06F3/0665 , G06F3/067 , G06F3/0688 , G06F3/0689
Abstract: 存储装置具有多个记忆装置和将多个记忆装置作为RAID组来进行控制的存储控制器。各记忆装置具有非易失性半导体存储(例如闪存)芯片和内存控制器，该内存控制器压缩数据，并将压缩后的数据保存在非易失性半导体存储芯片内。内存控制器向存储控制器提供逻辑记忆区域。存储控制器将逻辑记忆区域划分成多个条目，该条目为分别具有规定的大小的逻辑记忆区域，从各记忆装置获取保存在非易失性半导体存储器内的与数据容量有关的容量信息，基于容量信息，在半导体记忆装置之间交换条目的数据。
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公开(公告)号：CN105867840A
公开(公告)日：2016-08-17
申请号：CN201610165063.1
申请日：2011-09-30
Applicant: 株式会社日立制作所
CPC classification number: G06F3/0608 , G06F3/0626 , G06F3/0635 , G06F3/0647 , G06F3/0658 , G06F3/0685 , G06F3/0688 , G06F12/0246 , G06F13/16 , G06F13/1684 , G06F13/4022
Abstract: 非易失性半导体存储系统具有：多个非易失性半导体存储介质；具有与多个非易失性半导体存储介质连接的介质接口组(1个以上的接口设备)的控制电路；多个开关。介质接口组和多个开关通过数据总线而连接，各开关和各2个以上的非易失性芯片通过数据总线而连接。开关构成为，切换与介质接口组连接的数据总线和与连接在该开关上的多个非易失性芯片中的任意一个连接的数据总线之间的连接。控制电路将写入对象的数据分割成多个数据要素，通过控制多个开关来切换连接，将多个数据要素分散地发送到多个非易失性芯片。
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公开(公告)号：CN104937561A
公开(公告)日：2015-09-23
申请号：CN201380070682.7
申请日：2013-05-17
Applicant: 株式会社日立制作所
Inventor： 小关英通
IPC: G06F12/00
CPC classification number: G06F3/0608 , G06F3/06 , G06F3/0619 , G06F3/0635 , G06F3/0641 , G06F3/0655 , G06F3/0665 , G06F3/067 , G06F3/0688 , G06F3/0689
Abstract: 存储装置具有多个记忆装置和将多个记忆装置作为RAID组来进行控制的存储控制器。各记忆装置具有非易失性半导体存储(例如闪存)芯片和内存控制器，该内存控制器压缩数据，并将压缩后的数据保存在非易失性半导体存储芯片内。内存控制器向存储控制器提供逻辑记忆区域。存储控制器将逻辑记忆区域划分成多个条目，该条目为分别具有规定的大小的逻辑记忆区域，从各记忆装置获取保存在非易失性半导体存储器内的与数据容量有关的容量信息，基于容量信息，在半导体记忆装置之间交换条目的数据。
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