公开(公告)号：CN105261382A

公开(公告)日：2016-01-20

申请号：CN201510399270.9

申请日：2015-07-09

申请人： 株式会社索思未来

发明人： 佐野弘幸

IPC分类号： G11C7/10 ,  G11C7/22

CPC分类号： H03L7/0812 ,  G06F1/04 ,  G06F1/12

摘要： 一种输出电路，包括：输出部，包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；控制信号生成电路；第一时钟生成部；以及多个第二时钟生成部，其分别生成多个第二时钟，其中每个输出块包括：延时扩展电路，其根据基准时钟和反相基准时钟顺序锁存2比特并行数据，基于延时调整信号从锁存后的数据信号中选择两个；以及双时钟触发器电路，其与对应于该输出块的第二时钟同步地锁存来自延时扩展电路的两个输出中的一个，与对应于该输出块的反相第二时钟同步地锁存来自延时扩展电路的两个输出中的另一个。采用本公开的方案，降低了功率消耗并且增加了电路操作裕度。

公开(公告)号：CN103811049B

公开(公告)日：2016-09-07

申请号：CN201310556757.4

申请日：2013-11-11

申请人： 株式会社索思未来

发明人： 池田绅一郎 ,  小岛和美 ,  佐野弘幸

IPC分类号： G11C11/4093

CPC分类号： G11C7/103 ,  G11C7/1036 ,  G11C2207/107

摘要： 本发明提供了一种并串转换电路、接口电路和控制装置，其中该并串转换电路（310）包括调整电路（410），该调整电路接收具有多个位（D0至D3）的并行输入信号（IDQ0[0:3]）并且生成并输出具有多个位（DD0至DD3）的并行输出信号（DDQ0[0:3]）。耦合到调整电路（410）的转换电路（420）基于参考时钟信号（CK1）生成相对于参考时钟信号（CK1）具有相互不同的相位的多个时钟信号（CK2a，CK2b），并且根据所生成的多个时钟信号（CK2a，CK2b）串行地选择并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）以将并行输出信号（DDQ0[0:3]）转换成串行的1位输出信号（DQ0）。调整电路（410）以参考时钟信号（CK1）的一个周期的一半为时间单位调整并行输出信号（DDQ0[0:3]）的多个位（DD0至DD3）中的每个位的输出定时。

公开(公告)号：CN105261382B

公开(公告)日：2018-02-02

申请号：CN201510399270.9

申请日：2015-07-09

申请人： 株式会社索思未来

发明人： 佐野弘幸

IPC分类号： G11C7/10 ,  G11C7/22

CPC分类号： H03L7/0812 ,  G06F1/04 ,  G06F1/12

摘要： 一种输出电路，包括：输出部，包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；控制信号生成电路；第一时钟生成部；以及多个第二时钟生成部，其分别生成多个第二时钟，其中每个输出块包括：延时扩展电路，其根据基准时钟和反相基准时钟顺序锁存2比特并行数据，基于延时调整信号从锁存后的数据信号中选择两个；以及双时钟触发器电路，其与对应于该输出块的第二时钟同步地锁存来自延时扩展电路的两个输出中的一个，与对应于该输出块的反相第二时钟同步地锁存来自延时扩展电路的两个输出中的另一个。采用本公开的方案，降低了功率消耗并且增加了电路操作裕度。