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公开(公告)号:CN101719819A
公开(公告)日:2010-06-02
申请号:CN200910241629.4
申请日:2009-11-27
Applicant: 清华大学
IPC: H04L7/00
Abstract: 本发明涉及一种并行无数据辅助时钟恢复方法及其系统,该方法包括步骤:将接收到的数据存储到RAM或FIFO中;在数据存储到RAM的同时,执行并行循环Gardner算法,从所述RAM中读取数据,进行时钟恢复;执行并行Gardner算法,从所述FIFO中读取数据,进行时钟恢复;输出最终时钟恢复数据。本发明的方法及其系统适用于无线突发通信系统中,能够满足高速大数据量的处理要求,并在突发通信模式下快速完成时钟恢复,可克服现有技术的不足。
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公开(公告)号:CN101458329A
公开(公告)日:2009-06-17
申请号:CN200910076047.5
申请日:2009-01-06
Applicant: 清华大学
IPC: G01S7/48
Abstract: 一种时域并行采样率调整方法,该方法适用于数字信息传输技术领域。其特征在于:所有处理均采用并行算法,通过CIC滤波器、CFIR滤波器、PFIR滤波器和分数间隔抽取滤波器的相互组合,实现大范围的数字采样率变换。其中CIC抽取滤波器采用时域并行的结构实现,CFIR滤波器、PFIR滤波器采用基于多相滤波器的时域并行结构。分数间隔抽取器由控制器和多项式内插器组成,控制器采用了一种并行各支路相互独立的方法,提高了硬件实现过程中的处理速度;多项式内插器采用查表方法实现,节约了可编程逻辑器件中有限的逻辑以及乘法器资源。该系统适合全数字电路实现,尤其是可编程门阵列(FPGA)实现。
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公开(公告)号:CN101674050B
公开(公告)日:2011-08-17
申请号:CN200910093092.1
申请日:2009-09-21
Applicant: 清华大学
IPC: H04L27/22
Abstract: 本发明公开了一种时域并行数字解调系统,包括:时域并行采样率变换模块,用于对由高速模数转换器获得的采样数字信号进行采样率变换;并行匹配滤波器模块,用于对采样率变换后的信号进行匹配滤波;并行时钟恢复模块,用于对匹配滤波后的调制信号进行定时恢复及重新采样;时域并行载波恢复模块,用于对所述并行时钟恢复模块的输出信号进行相差、频差恢复;和差分译码模块,用于对所述时域并行载波恢复模块输出的、且存在相位模糊度的信号进行差分译码。本发明的技术方案能实现可变数据率、低成本的通用接收解调,完成高达1200Mbps的数字解调。
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公开(公告)号:CN101674050A
公开(公告)日:2010-03-17
申请号:CN200910093092.1
申请日:2009-09-21
Applicant: 清华大学
Abstract: 本发明公开了一种时域并行数字解调系统,包括:时域并行采样率变换模块,用于对由高速模数转换器获得的采样数字信号进行采样率变换;并行匹配滤波器模块,用于对采样率变换后的信号进行匹配滤波;并行时钟恢复模块,用于对匹配滤波后的调制信号进行定时恢复及重新采样;时域并行载波恢复模块,用于对所述并行时钟恢复模块的输出信号进行相差、频差恢复;和差分译码模块,用于对所述时域并行载波恢复模块输出的、且存在相位模糊度的信号进行差分译码。本发明的技术方案能实现可变数据率、低成本的通用接收解调,完成高达1200Mbps的数字解调。
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公开(公告)号:CN101719819B
公开(公告)日:2013-02-27
申请号:CN200910241629.4
申请日:2009-11-27
Applicant: 清华大学
IPC: H04L7/00
Abstract: 本发明涉及一种并行无数据辅助时钟恢复方法及其系统,该方法包括步骤:将接收到的数据存储到RAM或FIFO中;在数据存储到RAM的同时,执行并行循环Gardner算法,从所述RAM中读取数据,进行时钟恢复;执行并行Gardner算法,从所述FIFO中读取数据,进行时钟恢复;输出最终时钟恢复数据。本发明的方法及其系统适用于无线突发通信系统中,能够满足高速大数据量的处理要求,并在突发通信模式下快速完成时钟恢复,可克服现有技术的不足。
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公开(公告)号:CN101458329B
公开(公告)日:2011-11-09
申请号:CN200910076047.5
申请日:2009-01-06
Applicant: 清华大学
IPC: G01S7/48
Abstract: 一种时域并行采样率调整方法,该方法适用于数字信息传输技术领域。其特征在于:所有处理均采用并行算法,通过CIC滤波器、CFIR滤波器、PFIR滤波器和分数间隔抽取滤波器的相互组合,实现大范围的数字采样率变换。其中CIC抽取滤波器采用时域并行的结构实现,CFIR滤波器、PFIR滤波器采用基于多相滤波器的时域并行结构。分数间隔抽取器由控制器和多项式内插器组成,控制器采用了一种并行各支路相互独立的方法,提高了硬件实现过程中的处理速度;多项式内插器采用查表方法实现,节约了可编程逻辑器件中有限的逻辑以及乘法器资源。该系统适合全数字电路实现,尤其是可编程门阵列(FPGA)实现。
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