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公开(公告)号：CN112767978A
公开(公告)日：2021-05-07
申请号：CN202110033004.X
申请日：2021-01-11
申请人： 湖南国科微电子股份有限公司
摘要： 本申请公开了一种DDR命令调度方法、装置、设备、介质，该方法包括：当获取到待执行DDR访问命令时，根据待执行DDR访问命令的命令类型为其配置等待时间和计时器；在待执行DDR访问命令的计时器的计时达到等待时间时，将待执行DDR访问命令仲裁输出至DDR；当待执行DDR访问命令为读命令，且获取到对应的读数据时，根据待执行DDR访问命令的伴随状态信息判断是否对读数据作保序处理；如果需对读数据作保序处理，对读数据进行缓存，直到待执行DDR访问命令的保序标志拉低，则将读数据返回到对应的目标服务，以便向目标服务返回读数据的顺序与目标服务发起待执行DDR访问命令的顺序相同。这样能够提升DDR读写访问效率。
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公开(公告)号：CN109495107A
公开(公告)日：2019-03-19
申请号：CN201811634529.3
申请日：2018-12-29
申请人： 湖南国科微电子股份有限公司
IPC分类号： H03L7/18
摘要： 本发明实施例提出一种分频方法、移位寄存器及片上系统，涉及分频技术领域。该分频方法包括：获取初始序列、移位参数值以及参考时钟信号；根据移位参数值和参考时钟信号对初始序列进行移位处理，得到分频时钟信号。该分频方法既能实现小数分频，还能实现整数分频，且该方法简单易实施。
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公开(公告)号：CN112767978B
公开(公告)日：2022-10-14
申请号：CN202110033004.X
申请日：2021-01-11
申请人： 湖南国科微电子股份有限公司
摘要： 本申请公开了一种DDR命令调度方法、装置、设备、介质，该方法包括：当获取到待执行DDR访问命令时，根据待执行DDR访问命令的命令类型为其配置等待时间和计时器；在待执行DDR访问命令的计时器的计时达到等待时间时，将待执行DDR访问命令仲裁输出至DDR；当待执行DDR访问命令为读命令，且获取到对应的读数据时，根据待执行DDR访问命令的伴随状态信息判断是否对读数据作保序处理；如果需对读数据作保序处理，对读数据进行缓存，直到待执行DDR访问命令的保序标志拉低，则将读数据返回到对应的目标服务，以便向目标服务返回读数据的顺序与目标服务发起待执行DDR访问命令的顺序相同。这样能够提升DDR读写访问效率。
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公开(公告)号：CN107704346B
公开(公告)日：2021-07-27
申请号：CN201710673491.X
申请日：2017-08-08
申请人： 湖南国科微电子股份有限公司
摘要： 本发明提供了一种SOC芯片调试系统，所述SOC芯片调试系统包括调试主机、电路板和SOC芯片，所述调试主机与所述电路板通过无线协议进行连接，所述SOC芯片设置于所述电路板。与相关技术相比，本发明提供的SOC芯片调试方法及系统具有以下有益效果：调试主机与电路板之间不再有位置限制，可以使用无线局域网调试，或Internet远程调试；调试SOC芯片不再需要仿真调试器与下载线，且可以同时对多颗SOC芯片进行调试；更换CPU或升级CPU后，需要调试时只需要更换或升级调试软件；能够非常方便的同时调试多个局域网内或Internet上的调试目标；可以大幅提高JTAG接口工作频率，数据传输速度更快。
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公开(公告)号：CN111966607A
公开(公告)日：2020-11-20
申请号：CN202010932165.8
申请日：2020-09-07
申请人： 湖南国科微电子股份有限公司
IPC分类号： G06F12/06
摘要： 本申请提供一种双倍速率存储器的访问方法及系统，该方法包括：接收业务访问命令，所述业务访问命令包括访问地址和业务标识；根据所述业务标识，获取与所述业务标识对应的地址映射模式；不同业务标识的地址映射模式不同；将所述访问地址按照所述地址映射模式映射得到访问DDR双倍速率存储器的物理地址；其中，所述业务标识对应的相邻访问命令的访问地址通过所述业务标识对应的地址映射模式映射到不同的bank存储库。该方法有效避免或者减少了bank冲突的情况，提高了双倍速率存储器的访问效率。
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公开(公告)号：CN109521863A
公开(公告)日：2019-03-26
申请号：CN201811382324.0
申请日：2018-11-20
申请人： 湖南国科微电子股份有限公司
IPC分类号： G06F1/24
摘要： 本发明实施例涉及芯片设计技术领域，提供一种芯片及芯片上电启动方法，所述芯片包括使能引脚、时钟输入引脚及复位引脚，以及设置于芯片内部的第一时钟复位模块、选择器及控制器；第一时钟复位模块的输入端与时钟输入引脚及所述复位引脚均电连接，第一时钟复位模块的输出端与选择器电连接；选择器与使能引脚及芯片的控制器均电连接。本发明实施例通过对芯片上电启动的设计进行简化，旁路掉电源管理、高级安全等涉及上电启动的复杂处理过程，仅使用时钟信号和复位信号实现芯片上电启动，提高了芯片上电启动的可靠性。
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公开(公告)号：CN109521863B
公开(公告)日：2020-09-11
申请号：CN201811382324.0
申请日：2018-11-20
申请人： 湖南国科微电子股份有限公司
IPC分类号： G06F1/24
摘要： 本发明实施例涉及芯片设计技术领域，提供一种芯片及芯片上电启动方法，所述芯片包括使能引脚、时钟输入引脚及复位引脚，以及设置于芯片内部的第一时钟复位模块、选择器及控制器；第一时钟复位模块的输入端与时钟输入引脚及所述复位引脚均电连接，第一时钟复位模块的输出端与选择器电连接；选择器与使能引脚及芯片的控制器均电连接。本发明实施例通过对芯片上电启动的设计进行简化，旁路掉电源管理、高级安全等涉及上电启动的复杂处理过程，仅使用时钟信号和复位信号实现芯片上电启动，提高了芯片上电启动的可靠性。
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公开(公告)号：CN109889863A
公开(公告)日：2019-06-14
申请号：CN201910110403.4
申请日：2019-02-11
申请人： 湖南国科微电子股份有限公司
IPC分类号： H04N21/2347 , H04N21/4408 , H04N21/4405 , H04N5/913 , H04J13/10
摘要： 本发明实施例提出一种扰码获取方法及相关装置，涉及通信编解码领域。该方法包括：获取包括N位初始数据的初始化序列，获取第n位初始数据对应的至少一个辅助位初始数据，根据第n位初始数据对应的至少一个辅助位初始数据确定第n位有效扰码位数据。基于N和每一位有效扰码位数据，构成有效扰码序列。由于根据每一位初始数据对应的至少一个辅助位初始数据就可以一次确定出对应的有效扰码位数据，从而在有效扰码序列的计算过程中，只需进行计算量为N的一轮计算即可得到有效扰码序列，避免对有效扰码序列进行重复多轮的计算，故有效解决了计算复杂，效率低下，耗费逻辑资源的问题。
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公开(公告)号：CN107977278A
公开(公告)日：2018-05-01
申请号：CN201710974288.6
申请日：2017-10-19
申请人： 湖南国科微电子股份有限公司
摘要： 本发明提供一种死机状态数据恢复处理的方法，包括如下步骤：CPU按照预设的时间在程序中定期执行喂狗操作，避免watchdog超时；监测watchdog是否超时；watchdog发出信号脉冲，触发写操作；将CPU内部数据编码并写入到非易失性存储设备；若CPU正常工作，CPU读取存储在非易失性存储设备中的数据；若CPU未正常工作，将所述非易失性存储设备从PCB板上取下并读取在所述非易失性存数设备中数据。与相关技术相比，本发明提供的一种死机状态数据恢复处理的方法，不依赖软件的运行，适用于复杂的SOC芯片系统，也适用于简单的MCU芯片系统，加快CPU修复效率和速度。
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公开(公告)号：CN106502959A
公开(公告)日：2017-03-15
申请号：CN201611006059.7
申请日：2016-11-16
申请人： 湖南国科微电子股份有限公司
IPC分类号： G06F15/76
摘要： 本发明公开了一种主芯片与北斗芯片共享内存的结构及系统级封装、PCB板，包括主芯片、北斗芯片和闪存芯片，主芯片上设有闪存控制器，北斗芯片的片选端、闪存控制器的片选端均与仲裁单元的输入端相连，仲裁单元的输出端与闪存芯片相连，数据选择器和数据分配器的控制端均与仲裁单元的第二输出端相连；北斗芯片和闪存控制器的输出端均与数据选择器相连；数据分配器的第一输出端与北斗芯片相连，数据分配器的第二输出端与闪存控制器相连；数据选择器的输出端、数据分配器的输入端均与闪存芯片相连。本发明实现了主芯片与北斗芯片对闪存芯片的共享，封装尺寸小、封装成本和测试成本低；占用PCB板面积小、PCB板制作成本低；工作可靠性和安全性高。
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