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公开(公告)号：CN115602677A
公开(公告)日：2023-01-13
申请号：CN202110774825.9
申请日：2021-07-08
申请人： 湖南静芯微电子技术有限公司(CN)
摘要： 本发明实施例提供一种低触发高维持电压的双向可控硅静电防护器件及制作方法，包括P型衬底、N型埋层、N型阱；N型埋层左侧设有第一P阱，N型埋层右侧设有第二P阱；第一P阱内设有第一P+注入区、第一N+注入区和第一浮空P+注入区，第一P阱和第二P阱之间设有N型阱，N型阱中间位置设有中间N+注入区，同时，第一P型浅阱PB和第二P型浅阱PB分别设置横跨在第一P阱、N型阱和第二P阱中间位置；N型埋层的上方的左侧和右侧分别设有第一高压N阱和第二高压N阱；第一P+注入区、第一N+注入区连接在一起并作为器件的阳极，第二P+注入区、第二N+注入区连接在一起并作为器件的阴极，如此，该器件能够有效地保护芯片的核心电路，远离闩锁的风险。
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公开(公告)号：CN115602675A
公开(公告)日：2023-01-13
申请号：CN202110774823.X
申请日：2021-07-08
申请人： 湖南静芯微电子技术有限公司(CN)
IPC分类号： H01L27/02 , H01L21/822
摘要： 本发明实施例提供一种GGNMOS静电防护器件及其制作方法，包括：P型衬底、N型埋层、第一N型深阱、第二N型深阱与第一P型阱；第一N型深阱、第二N型深阱上还设有第一N+注入区、第四N+注入区；第一P型阱上设有P型半导体衬底以及第一NMOS的栅区、源区以及漏区，其中，第一NMOS的漏区被加宽；第一N型深阱、第二N型深阱以及第一N+注入区、第四N+注入区与N型埋层构成N型隔离带；P型半导体衬底与第一NMOS的源区连接在一起并作为器件的阴极，第一NMOS的漏区与第一N型深阱、第二N型深阱上的第一N+注入区、第四N+注入区连接在一起并作为器件的阳极；第一NMOS的栅区位于第二N+与第三N+注入区之间；第一NMOS的栅区接第一PMOS和电容C以及反相器的耦合电路。
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公开(公告)号：CN115602676A
公开(公告)日：2023-01-13
申请号：CN202110774824.4
申请日：2021-07-08
申请人： 湖南静芯微电子技术有限公司(CN)
摘要： 本发明实施例提供一种高维持高失效双向可控硅静电防护器件及其制作方法，P型衬底、N型埋层、第一N型深阱、第二N型深阱和第三N型深阱；第二N型深阱的左侧设有第三P+注入区，右侧设有第四P+注入区；第二N型深阱左侧设有第一P阱，右侧设有第二P阱；第一P阱内设有第一P型漂移区和第二P型漂移区，第二P阱内设有第三P型漂移区和第四P型漂移区；第一P型漂移区内设有第一P+注入区，第二P型漂移区内设有第一N+注入区；第三P型漂移区内设有第二N+注入区，第四P型漂移区内设有第六P+注入区；第一N+注入区、第一P+注入区、第二P+注入区连接在一起作为器件的阳极，第二N+注入区、第五P+注入区、第六P+注入区连接在一起作为器件的阴极。
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公开(公告)号：CN115602679A
公开(公告)日：2023-01-13
申请号：CN202110775154.8
申请日：2021-07-08
申请人： 湖南静芯微电子技术有限公司(CN)
摘要： 本发明实施例提供一种低压带栅单向可控硅静电防护器件及其制备方法，包括：P型衬底；P型衬底中设有N型埋层、N型深阱区和P型深阱区；N型深阱包括第一N阱，P型深阱包括第二P阱，N型深阱和第一N阱不等宽，P型深阱和第二P阱不等宽；第一N阱上有第一N+注入、第二P+注入、第三N+注入；N型深阱上有第四P+注入；P型深阱上设有第二P阱；第五N+注入的左部在N型深阱上，右部在P型深阱上和第二P阱上；第六N+注入的左部在第二P阱上，右部在P型深阱上；P型深阱上有第七P+注入；多晶硅栅极在第二P阱上；P型深阱的两个电极和第二P阱上的一个栅极电极均连接在一起并作为器件的阴极，第一N阱里的两个电极均连接在一起作为器件的阳极。
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