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公开(公告)号：CN112073058B
公开(公告)日：2022-08-12
申请号：CN202010856429.6
申请日：2020-08-24
Applicant: 烽火通信科技股份有限公司
IPC: H03L7/08
Abstract: 本发明公开了一种基于FPGA的时钟数据恢复电路和方法，时钟数据恢复电路包括：依次连接的延时模块、采样模块、判别模块和时钟调整模块；延时模块接收待恢复的数据信号，用于对待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；采样模块用于分别对两路经过延迟的数据信号进行采样，得到两路采样数据，将两路采样数据进行交替间插拼接，得到一组目标采样数据，判别模块用于获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况，根据跳变沿位置的变化情况确定时钟调整标志；时钟调整模块用于根据时钟调整标志调整下一个时钟周期，生成恢复时钟信号。在本发明中，在保证时钟恢复精度的情况，节约了全局时钟资源。
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公开(公告)号：CN109981205A
公开(公告)日：2019-07-05
申请号：CN201910133627.7
申请日：2019-02-22
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种1PPS+TOD信号的传输方法及系统，涉及时间同步信号传输领域。该方法的步骤包括：发送端识别到1PPS信号的上升沿后，生成1PPS指示信号，在TOD信号接收完成后生成帧定位信号；发送端将帧定位信号、1PPS指示信号和TOD信号复用在一根信号线进行传输；接收端收到帧定位信号后，检测1PPS指示信号，根据检测到的1PPS指示信号恢复1PPS信号；检测到1PPS指示信号后获取TOD信号。本发明能够在降低背板互连线的资源占用率的同时，提高1PPS+TOD信号的时间同步精度。
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公开(公告)号：CN101951313B
公开(公告)日：2013-04-10
申请号：CN201010274971.7
申请日：2010-09-08
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种基于FPGA的SFI4.1装置，该装置内用FPGA实现SFI4.1接口，通过SFI4.1接口分别连接FPGA器件与OTN系统中ASIC芯片，在ASIC芯片和FPGA器件上共用参考时钟REFCLK，且数据发送方向的发送时钟均直接采用参考时钟REFCLK，接收方向的接收时钟则直接采用随路时钟处理。本发明实现了高速源同步数据在FPGA器件内部的正确接收与发送，将OIF提出的串并行转换器与成帧器间并行接口(SFI4.1)采用FPGA器件的资源实现，便于在FPGA器件内部对采用SFI4.1传输的10G源同步并行总线信号进行处理，实际使用中增强了系统处理ODU2信号的灵活性，进一步满足了设备的实际要求，同时为今后的源同步接口设计提供技术积累。
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公开(公告)号：CN112953669A
公开(公告)日：2021-06-11
申请号：CN201911267245.X
申请日：2019-12-11
Applicant: 烽火通信科技股份有限公司
IPC: H04J3/06
Abstract: 本发明公开了一种提高时间戳精度的方法及系统，涉及时间同步领域，该方法包括将秒脉冲信号或OTN业务处理芯片输出的帧定位标识信号发送至FPGA的LVDS SERDES接口；通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。本发明实施简单，对FPGA器件的时序要求较低。
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公开(公告)号：CN111800212A
公开(公告)日：2020-10-20
申请号：CN202010536368.5
申请日：2020-06-12
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明实施例提供了一种时间戳抖动补偿方法及装置，方法包括：基于1588时钟，对第一系统时钟域的时间戳采样标识信号进行时钟同步，得到1588时钟域的时间戳采样标识信号；基于系统时钟，对所述1588时钟域的时间戳采样标识信号进行时钟同步，得到第二系统时钟域的时间戳采样标识信号；根据所述第一系统时钟域的时间戳采样标识信号和第二系统时钟域的时间戳采样标识信号之间的间隔周期，进行时间戳延时补偿。本发明实施例提供的一种时间戳抖动补偿方法及装置，通过放大系统时钟域的时间戳采样标识信号同步导致的误差，然后进行鉴别补偿的方式，对时间戳的抖动进行了有效补偿。
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Patent Agency Ranking
公开(公告)号：CN109981205B
公开(公告)日：2020-07-28
申请号：CN201910133627.7
申请日：2019-02-22
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种1PPS+TOD信号的传输方法及系统，涉及时间同步信号传输领域。该方法的步骤包括：发送端识别到1PPS信号的上升沿后，生成1PPS指示信号，在TOD信号接收完成后生成帧定位信号；发送端将帧定位信号、1PPS指示信号和TOD信号复用在一根信号线进行传输；接收端收到帧定位信号后，检测1PPS指示信号，根据检测到的1PPS指示信号恢复1PPS信号；检测到1PPS指示信号后获取TOD信号。本发明能够在降低背板互连线的资源占用率的同时，提高1PPS+TOD信号的时间同步精度。
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公开(公告)号：CN105939243A
公开(公告)日：2016-09-14
申请号：CN201610231798.X
申请日：2016-04-14
Applicant: 烽火通信科技股份有限公司
CPC classification number: H04L12/4633 , H04J3/065 , H04L12/4645 , H04L12/467
Abstract: 本发明公开了一种多端口PTP报文的处理系统，涉及通信领域。该系统包括CPU接口模块、实时时间生成模块、发送标志和序列号生成模块、Sync帧发送模块、Delay_Req帧发送模块、Delay_Resp帧发送模块、Announce帧发送模块、Sync帧接收模块、Delay_Req帧接收模块、Delay_Resp帧接收模块、Announce帧接收模块、复用模块、解复用模块、帧监控模块。本发明能有效降低通信网络设备开发成本，能提供灵活的PTP报文的处理方案。
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公开(公告)号：CN112953669B
公开(公告)日：2022-04-29
申请号：CN201911267245.X
申请日：2019-12-11
Applicant: 烽火通信科技股份有限公司
IPC: H04J3/06
Abstract: 本发明公开了一种提高时间戳精度的方法及系统，涉及时间同步领域，该方法包括将秒脉冲信号或OTN业务处理芯片输出的帧定位标识信号发送至FPGA的LVDS SERDES接口；通过LVDS SERDES接口得到帧定位标识信号的上升沿位置，同时生成一个实时时间采样指示信号，并取当前的实时时间作为初始时间戳T；基于实时时间采样指示信号对应的非零采样值，生成采样误差补偿值△t1；基于统计结果得到当前的过采样状态，且不同的过采样状态对应不同的过采样误差补偿值△t2，则最终的时间戳等于初始时间戳T、采样误差补偿值△t1和过采样误差补偿值△t2三者之和。本发明实施简单，对FPGA器件的时序要求较低。
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公开(公告)号：CN111800212B
公开(公告)日：2022-04-15
申请号：CN202010536368.5
申请日：2020-06-12
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明实施例提供了一种时间戳抖动补偿方法及装置，方法包括：基于1588时钟，对第一系统时钟域的时间戳采样标识信号进行时钟同步，得到1588时钟域的时间戳采样标识信号；基于系统时钟，对所述1588时钟域的时间戳采样标识信号进行时钟同步，得到第二系统时钟域的时间戳采样标识信号；根据所述第一系统时钟域的时间戳采样标识信号和第二系统时钟域的时间戳采样标识信号之间的间隔周期，进行时间戳延时补偿。本发明实施例提供的一种时间戳抖动补偿方法及装置，通过放大系统时钟域的时间戳采样标识信号同步导致的误差，然后进行鉴别补偿的方式，对时间戳的抖动进行了有效补偿。
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公开(公告)号：CN112073058A
公开(公告)日：2020-12-11
申请号：CN202010856429.6
申请日：2020-08-24
Applicant: 烽火通信科技股份有限公司
IPC: H03L7/08
Abstract: 本发明公开了一种基于FPGA的时钟数据恢复电路和方法，时钟数据恢复电路包括：依次连接的延时模块、采样模块、判别模块和时钟调整模块；延时模块接收待恢复的数据信号，用于对待恢复的数据信号进行延迟，得到两路经过延迟的数据信号；采样模块用于分别对两路经过延迟的数据信号进行采样，得到两路采样数据，将两路采样数据进行交替间插拼接，得到一组目标采样数据，判别模块用于获取本组目标采样数据的跳变沿位置与上一组目标采样数据的跳变沿位置的变化情况，根据跳变沿位置的变化情况确定时钟调整标志；时钟调整模块用于根据时钟调整标志调整下一个时钟周期，生成恢复时钟信号。在本发明中，在保证时钟恢复精度的情况，节约了全局时钟资源。
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