具有可变比特加载与时间和/或频率交错的正交频分复用

    公开(公告)号:CN103873413A

    公开(公告)日:2014-06-18

    申请号:CN201310685272.5

    申请日:2013-12-13

    IPC分类号: H04L27/26 H04L5/00

    摘要: 本发明涉及一种具有可变比特加载以及时间和/或频率交错的正交频分复用(OFDM),其中,一种通信装置被配置为对一个或多个比特进行处理,以根据一个或多个配置规划生成调制符号序列,所述配置规划规定在所述调制符号序列的至少多个调制符号上的每个符号的比特的可变比特加载。所述通信装置还被配置为执行调制符号序列的交错以生成OFDM符号。可通过位置相邻的子载波发送所述调制符号序列内相隔一交错深度的多个调制符号,然而,还可通过位置相邻的子载波发送相隔多于交错深度的在所述调制序列内的其他调制符号。通信装置可被配置为根据任何所需考虑因素,在不同的时间在用于比特加载、交错和/或解交错的不同操作参数之间进行调整和切换。

    上行前向纠错码字填充

    公开(公告)号:CN104811270A

    公开(公告)日:2015-07-29

    申请号:CN201510038728.8

    申请日:2015-01-26

    IPC分类号: H04L1/00

    摘要: 本发明公开了上行前向纠错码字填充,其中,一种用于码字填充的装置包括至少一个处理器电路。所述至少一个处理器电路被配置为接收突发数据的部分、将所述部分编码为区块,并且将区块添加至缓冲器。所述至少一个处理器电路被配置为在所述缓冲器中的区块的数量满足阈值时,从所述缓冲器的区块中生成第一码字,从所述缓冲器中去除所述区块,并且提供第一码字,用于进行传输。所述至少一个处理器电路被配置为在检测到指示突发数据结尾的标记时,从所述缓冲器的剩余区块中生成一组码字,在检测到所述标记时,至少根据在所述缓冲器中的剩余区块的数量,确定所述一组码字。所述至少一个处理器电路被配置为提供所述一组码字,用于进行传输。