一种基于FPGA的低功耗多通道非均匀性图像校正方法及系统

    公开(公告)号:CN109872286B

    公开(公告)日:2021-07-16

    申请号:CN201910059817.9

    申请日:2019-01-22

    IPC分类号: G06T5/00

    摘要: 本发明涉及一种基于FPGA的低功耗多通道非均匀性图像校正方法及系统,该校正方法包括以下步骤:分别获取第一图像数据、第二图像数据以及第三图像数据;根据所述第一图像数据计算得到第一均值、第二均值,根据所述第二图像数据计算得到第三均值;根据所述第一均值和所述第二均值计算得到偏置校正因子;根据所述第一均值和所述第三均值计算得到增益校正因子;根据所述偏置校正因子和所述增益校正因子对所述第三图像数据进行校正。本发明通过这种校正方法可有效的实现图像数据的非均匀性校正,计算精度高并且可以适应较大的光照强度变化。

    一种基于FPGA的低功耗多通道非均匀性图像校正方法及系统

    公开(公告)号:CN109872286A

    公开(公告)日:2019-06-11

    申请号:CN201910059817.9

    申请日:2019-01-22

    IPC分类号: G06T5/00

    摘要: 本发明涉及一种基于FPGA的低功耗多通道非均匀性图像校正方法及系统,该校正方法包括以下步骤:分别获取第一图像数据、第二图像数据以及第三图像数据;根据所述第一图像数据计算得到第一均值、第二均值,根据所述第二图像数据计算得到第三均值;根据所述第一均值和所述第二均值计算得到偏置校正因子;根据所述第一均值和所述第三均值计算得到增益校正因子;根据所述偏置校正因子和所述增益校正因子对所述第三图像数据进行校正。本发明通过这种校正方法可有效的实现图像数据的非均匀性校正,计算精度高并且可以适应较大的光照强度变化。

    一种基于FPGA的QPSK神经网络解调器及其控制方法

    公开(公告)号:CN109981517B

    公开(公告)日:2020-06-19

    申请号:CN201910059841.2

    申请日:2019-01-22

    IPC分类号: H04L27/34 H04L27/38

    摘要: 本发明涉及一种基于FPGA的QPSK神经网络解调器,包括:时钟和复位模块,用于发送时钟信号和复位信号;AD采样模块,用于对待解调信号采样获取采样数据;输入缓冲模块,用于接收和缓存采样数据,并对采样数据进行时钟域转换;相位突变检测模块,用于检测时钟域转换后的采样数据中的相对相位变化,并输出相位突变信息;星座旋转和数据翻转模块,用于接收并处理相位突变信息,形成基带数据;同步输出模块,用于同步判决基带数据,生成并输出解调数据。本发明提出的解调器,参数复杂度低,结构稳定性高,能够通过有针对性的训练提高解调器对特殊环境的适应力,运用时间延迟网进行一维卷积运算,降低了计算复杂度,提高了硬件资源使用效率。

    一种基于FPGA的QPSK神经网络解调器及其控制方法

    公开(公告)号:CN109981517A

    公开(公告)日:2019-07-05

    申请号:CN201910059841.2

    申请日:2019-01-22

    IPC分类号: H04L27/34 H04L27/38

    摘要: 本发明涉及一种基于FPGA的QPSK神经网络解调器,包括:时钟和复位模块,用于发送时钟信号和复位信号;AD采样模块,用于对待解调信号采样获取采样数据;输入缓冲模块,用于接收和缓存采样数据,并对采样数据进行时钟域转换;相位突变检测模块,用于检测时钟域转换后的采样数据中的相对相位变化,并输出相位突变信息;星座旋转和数据翻转模块,用于接收并处理相位突变信息,形成基带数据;同步输出模块,用于同步判决基带数据,生成并输出解调数据。本发明提出的解调器,参数复杂度低,结构稳定性高,能够通过有针对性的训练提高解调器对特殊环境的适应力,运用时间延迟网进行一维卷积运算,降低了计算复杂度,提高了硬件资源使用效率。

    一种基于双硬盘冗余的硬盘阵列控制器

    公开(公告)号:CN102567147B

    公开(公告)日:2015-05-27

    申请号:CN201110460986.7

    申请日:2011-12-29

    IPC分类号: G06F11/16

    摘要: 本发明公开了一种基于双硬盘冗余的硬盘阵列控制器,包括:数据缓冲区一、数据缓冲区二、数据缓冲区三、数据缓冲区四、数据回放校验模块、冗余数据生成模块、损坏硬盘重建模块、数据选通、硬盘控制接口和硬盘阵列。采用本发明可以在硬盘阵列中任意一块或两块硬盘失效的情况下仍然能够保持存储和读取速率不变,且当阵列中有硬盘失效时仍然能够实现边记录边回放、边回放边重建的功能,同时硬盘阵列安全性得到极大提升。

    一种基于双硬盘冗余的硬盘阵列控制器

    公开(公告)号:CN102567147A

    公开(公告)日:2012-07-11

    申请号:CN201110460986.7

    申请日:2011-12-29

    IPC分类号: G06F11/16

    摘要: 本发明公开了一种基于双硬盘冗余的硬盘阵列控制器,包括:数据缓冲区一、数据缓冲区二、数据缓冲区三、数据缓冲区四、数据回放校验模块、冗余数据生成模块、损坏硬盘重建模块、数据选通、硬盘控制接口和硬盘阵列。采用本发明可以在硬盘阵列中任意一块或两块硬盘失效的情况下仍然能够保持存储和读取速率不变,且当阵列中有硬盘失效时仍然能够实现边记录边回放、边回放边重建的功能,同时硬盘阵列安全性得到极大提升。