公开(公告)号：CN102681796A

公开(公告)日：2012-09-19

申请号：CN201210154220.0

申请日：2012-05-18

申请人： 重庆大学

发明人： 黄扬帆 ,  施志勇 ,  刘然 ,  田逢春 ,  甘平 ,  刘艳飞 ,  邓敏军 ,  谭伟敏 ,  林健

IPC分类号： G06F3/06 ,  G06F9/38

摘要： 本发明涉及一种应用于数据多级流水处理过程中的RAM存储器。它包括有按各级流水算法模块划分的相应RAM块区，用于存储前一级算法输出供后一级算法使用的中间处理结果数据的缓存Buffer和用于存储最后一级算法输出数据的RAM0块区三部分，其特征在于：各级RAM块区分为算法片区和传递片区，各算法片区提供相应算法模块所需原始数据的读/写操作，各传递片区一方面存储从前一级传递片区传送来的原始数据，另一方面向下一级算法片区和传递片区传送原始数据，其中第一级的算法片区和传递片区的原始数据由DDR传送输入，最后一级RAM块区仅有算法片区，最后一级算法输出的数据经由RAM0块区传送至DDR。本发明具有如下的优点：能减少对DDR的读/写次数，降低DDR带宽需求。

公开(公告)号：CN102681796B

公开(公告)日：2015-04-08

申请号：CN201210154220.0

申请日：2012-05-18

申请人： 重庆大学

发明人： 黄扬帆 ,  施志勇 ,  刘然 ,  田逢春 ,  甘平 ,  刘艳飞 ,  邓敏军 ,  谭伟敏 ,  林健

IPC分类号： G06F3/06 ,  G06F9/38

摘要： 本发明涉及一种应用于数据多级流水处理过程中的RAM存储器。它包括有按各级流水算法模块划分的相应RAM块区，用于存储前一级算法输出供后一级算法使用的中间处理结果数据的缓存Buffer和用于存储最后一级算法输出数据的RAM0块区三部分，其特征在于：各级RAM块区分为算法片区和传递片区，各算法片区提供相应算法模块所需原始数据的读/写操作，各传递片区一方面存储从前一级传递片区传送来的原始数据，另一方面向下一级算法片区和传递片区传送原始数据，其中第一级的算法片区和传递片区的原始数据由DDR传送输入，最后一级RAM块区仅有算法片区，最后一级算法输出的数据经由RAM0块区传送至DDR。本发明具有如下的优点：能减少对DDR的读/写次数，降低DDR带宽需求。