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公开(公告)号：CN101222318B
公开(公告)日：2010-08-18
申请号：CN200810063896.2
申请日：2008-01-23
摘要： 本发明公开了一种高速高精度混沌函数的混沌序列生成方法和序列发生器。初值密钥电路存入混沌锁存器初始值，μ值密钥电路存入序列μi值；每个cp混沌函数完成一次迭代运算：按位变换电路对混沌锁存器输出作按位异或，用按位异或实现减法运算N-1-|xi|等；移位数据选择器以μi作为数据选择器的地址码，将数据右移多位，然后用减法实现乘法μi×数据；在cp上升沿将减法结果存入混沌锁存器，每个cp生成一个160位混沌输出；有初值密钥和μ值密钥，随机性好；精度远大于double型，cp周期可到90ns，加密128位明文需要1.7μs；可用FPGA、CPLD和ASIC等实现，用于网络安全技术领域，特别是无线网络和无线传感器网络。
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公开(公告)号：CN101232367B
公开(公告)日：2010-06-30
申请号：CN200810063900.5
申请日：2008-01-23
摘要： 本发明公开了一种高速高精度混沌函数的无乘除混沌加密方法和加密电路，加密电路包括明文混沌排队-混沌异或电路和混沌序列发生器；首先将排队码与混沌信号异或，变换为nd位混沌排队码，用它作为地址码，由8个数据选择器从8×2nd位并行明文中选出8个作为1字节混沌式重排队明文，此后再与另一混沌信号异或，产生1个字节密文，2nd个cp加密8×2nd位密文；混沌序列发生器每个cp生成8×(2nd+nd)位混沌输出，其中用按位异或实现减法运算N-1-|？xi|等，用减法实现乘法μi×数据；有排队码密钥、初值密钥和μ值密钥，安全性高；取nd＝4，加密128位明文约需1.7μs；可用FPGA、CPLD和ASIC等实现，用于网络安全技术领域，特别是无线网络和无线传感器网络。
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公开(公告)号：CN101232367A
公开(公告)日：2008-07-30
申请号：CN200810063900.5
申请日：2008-01-23
摘要： 本发明公开了一种高速高精度混沌函数的无乘除混沌加密方法和加密电路，加密电路包括明文混沌排队－混沌异或电路和混沌序列发生器；首先将排队码与混沌信号异或，变换为nd位混沌排队码，用它作为地址码，由8个数据选择器从8×2nd位并行明文中选出8个作为1字节混沌式重排队明文，此后再与另一混沌信号异或，产生1个字节密文，2nd个cp加密8×2nd位密文；混沌序列发生器每个cp生成8×(2nd+nd)位混沌输出，其中用按位异或实现减法运算N－1－|xi|等，用减法实现乘法μi×数据；有排队码密钥、初值密钥和μ值密钥，安全性高；取nd＝4，加密128位明文约需1.7μs；可用FPGA、CPLD和ASIC等实现，用于网络安全技术领域，特别是无线网络和无线传感器网络。
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公开(公告)号：CN101222318A
公开(公告)日：2008-07-16
申请号：CN200810063896.2
申请日：2008-01-23
摘要： 本发明公开了一种高速高精度混沌函数的混沌序列生成方法和序列发生器。初值密钥电路存入混沌锁存器初始值，μ值密钥电路存入序列μi值；每个cp混沌函数完成一次迭代运算：按位变换电路对混沌锁存器输出作按位异或，用按位异或实现减法运算N－1－|xi|等；移位数据选择器以μi作为数据选择器的地址码，将数据右移多位，然后用减法实现乘法μi×数据；在cp上升沿将减法结果存入混沌锁存器，每个cp生成一个160位混沌输出；有初值密钥和μ值密钥，随机性好；精度远大于double型，cp周期可到90ns，加密128位明文需要1.7μs；可用FPGA、CPLD和ASIC等实现，用于网络安全技术领域，特别是无线网络和无线传感器网络。
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公开(公告)号：CN101394164A
公开(公告)日：2009-03-25
申请号：CN200810137550.2
申请日：2008-11-18
摘要： 提供绝热时序电路能源的可控三相功率时钟发生器，本发明组成包括：三相方波发生器电路和波形转换与输出电路两部分，已有绝热同步时序电路的研究仍有部分地方仿效着直流源的传统同步时序电路实现方式：先设计时钟边沿触发的触发器，如D触发器，T触发器，JK触发器等；然后化简各时钟边沿触发的触发器激励函数，求出简化的D表达式，简化的T表达式，简化的J表达式，简化的K表达式等，由此实现绝热同步时序电路。组合电路满足：t时刻的稳定输出仅仅依赖于t时刻的输入，而与t时刻以前的输入状态无关。本发明主要用于低功耗超大规模数字集成电路，在电池供电的各类便携式计算机及其通信设备等民用和军用领域应用前景广阔。
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公开(公告)号：CN101087128A
公开(公告)日：2007-12-12
申请号：CN200610139089.5
申请日：2006-10-08
IPC分类号： H03K3/037 , H03K19/0948 , H03K19/00
摘要： 绝热锁存器及其在无绝热门的绝热CMOS时序电路中的应用，目前的绝热时序电路是由绝热触发器和绝热门组成，本发明将“绝热组合电路”和“绝热存储电路”二大部分融合为一整体，使信息存储功能和组合逻辑功能在空间上不可分割，任意绝热时序电路全部由绝热锁存器构成，不再加绝热门，不是按绝热触发器为单元传统方式组成的，是符合绝热时序电路特点的现实的方法，本发明绝热锁存器一共有三级绝热锁存器：基本绝热锁存器、次级激励绝热锁存器和初级激励绝热锁存器，所述的绝热锁存器由三管绝热反相器内核和二个控制门组成，每一级绝热锁存器包含一级绝热组合电路实现，用于低功耗超大规模数字集成电路。
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公开(公告)号：CN101087128B
公开(公告)日：2010-08-25
申请号：CN200610139089.5
申请日：2006-10-08
IPC分类号： H03K3/037 , H03K19/0948 , H03K19/00
摘要： 绝热锁存器及其在无绝热门的绝热CMOS时序电路中的应用，目前的绝热时序电路是由绝热触发器和绝热门组成，本发明将“绝热组合电路”和“绝热存储电路”二大部分融合为一整体，使信息存储功能和组合逻辑功能在空间上不可分割，任意绝热时序电路全部由绝热锁存器构成，不再加绝热门，不是按绝热触发器为单元传统方式组成的，是符合绝热时序电路特点的现实的方法，本发明绝热锁存器一共有三级绝热锁存器：基本绝热锁存器、次级激励绝热锁存器和初级激励绝热锁存器，所述的绝热锁存器由三管绝热反相器内核和二个控制门组成，每一级绝热锁存器包含一级绝热组合电路实现，用于低功耗超大规模数字集成电路。
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公开(公告)号：CN1767389A
公开(公告)日：2006-05-03
申请号：CN200510010285.8
申请日：2005-08-26
IPC分类号： H03K19/08
摘要： 本发明公开将一个ECL门改变为ECL锁存器的电路结构和提高记忆单元速度的方法。至今，任何一个门电路都只能作为组合电路的逻辑单元，没有记忆功能；为完成记忆功能，至少需要二个门电路构成一个记忆单元，一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间tpd的二倍。本发明将一个FECL门改变为一个记忆单元，即ECL记忆门或D锁存器。传统时钟cp接ECL门三极管基极，现改cp接相应三极管集电极，实际上每一个D锁存器都附加一个射极跟随器T5，将常规时钟cp1输入到T5的基极，由T5的射极输出形成cp，因cp不是取自功率时钟源，称cp为有效功率时钟。因记忆单元只用一个门构成，使D锁存器传输延迟时间接近tpd，由此提高记忆单元速度。一个FECL主从D触发器由主和从二个D锁存器组成，主和从锁存器各自接互反的二时钟信号。可用3个主从D触发器组成一个5进制FECL移位计数器。双极型集成电路中以ECL速度最高，未来很长时间仍将保持这种优势，主要用于高速电路，在光纤通信、高速仪器仪表、巨型计算机等民用和军用领域应用前景广阔。
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公开(公告)号：CN1306707C
公开(公告)日：2007-03-21
申请号：CN200510009707.X
申请日：2005-02-04
IPC分类号： H03K19/20 , H03K19/013
摘要： 本发明公开一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏。退饱和时间ts是提高速度的主要障碍，本发明可避免逻辑级ts的影响，提高TTL门电路的速度，达到tpd小于0.4ns，可降到0.2ns或更低。本发明电路的组成包括逻辑级和输出级两部分。其中输出级就是Q2三极管反相器。逻辑级部分由多射管Q1，射极跟随器Q3和浮动泄放管Q4构成。逻辑级采用反馈追赶和浮动泄放电路，主要特点：Q1的射极输入信号按基-基耦合方式由Q1基极送到Q3基极，在Q3反馈作用下，实现内部各点几乎同速升降；在Q2截止过程，Q4提供低阻泄放通路，加速Q2截止；在Q2导通过程，Q4管的射流快速降为0，阻止Q1到Q2的通路，且减少Q1基流，增加Q3基流，放大为很大的Q3射流，加速Q2的导通。本发明不仅用于双极电路工艺制成的TTL与非门电路，相应的集电极开路与非门，和由该门组成的与或非门、触发器、计数器，还用于双极型门阵列中的逻辑单元，以及双极型PLD中。
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公开(公告)号：CN1767389B
公开(公告)日：2010-05-12
申请号：CN200510010285.8
申请日：2005-08-26
IPC分类号： H03K19/08
摘要： 本发明公开将一个ECL门改变为ECL锁存器的电路结构和提高记忆单元速度的方法。至今，任何一个门电路都只能作为组合电路的逻辑单元，没有记忆功能；为完成记忆功能，至少需要两个门电路构成一个记忆单元，一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间tpd的二倍。本发明将一个FECL门改变为一个记忆单元，即ECL记忆门或D锁存器。传统时钟cp接ECL门三极管基极，现改cp接相应三极管集电极，实际上每一个D锁存器都附加一个射极跟随器T5，将常规时钟cp1输入到T5的基极，由T5的射极输出形成cp，因cp不是取自功率时钟源，称cp为有效功率时钟。因记忆单元只用一个门构成，使D锁存器传输延迟时间接近tpd，由此提高记忆单元速度。一个FECL主从D触发器由主和从两个D锁存器组成，主和从锁存器各自接互反的二时钟信号。可用3个主从D触发器组成一个5进制FECL移位计数器。
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